特許

J-GLOBAL ID：201303027041070076

半導体装置の製造方法

発明者： 杉岡 繁
出願人/特許権者： エルピーダメモリ株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2012-066171
公開番号（公開出願番号）：特開2013-197527
出願日： 2012年03月22日
公開日（公表日）： 2013年09月30日
要約：

【課題】エッチバックによりホールの上部の間口を広げてしまうと、ショートマージンを確保できなくなるおそれがある。【解決手段】所定部材上に第1層間絶縁膜を成膜する工程と、第1層間絶縁膜上に、第1層間絶縁膜よりもウェットエッチングレートが低い第2層間絶縁膜を成膜する工程と、第2層間絶縁膜上に、第1層間絶縁膜及び第2層間絶縁膜よりもエッチングレートが遅いサポート絶縁膜を成膜する工程と、サポート絶縁膜上に、第1層間絶縁膜及び第2層間絶縁膜よりもウェットエッチングレートが高い犠牲膜を成膜する工程と、リソグラフィ技術及び異方性エッチングにより、犠牲膜乃至第1層間絶縁膜においてパッドに通ずるシリンダ穴部を形成する工程と、シリンダ穴部において第2層間絶縁膜に対して1層間絶縁膜の表面を選択的にウェットエッチングするとともに犠牲膜を除去する工程と、を含む。【選択図】図2

請求項（抜粋）：

上面にパッドが形成された所定部材上に第1層間絶縁膜を成膜する工程と、 前記第1層間絶縁膜上に、前記第1層間絶縁膜よりもウェットエッチングレートが低い第2層間絶縁膜を成膜する工程と、 前記第2層間絶縁膜上に、前記第1層間絶縁膜及び前記第2層間絶縁膜よりもエッチングレートが遅いサポート絶縁膜を成膜する工程と、 前記サポート絶縁膜上に、前記第1層間絶縁膜及び前記第2層間絶縁膜よりもウェットエッチングレートが高い犠牲膜を成膜する工程と、 リソグラフィ技術及び異方性エッチングにより、前記犠牲膜、前記サポート絶縁膜、前記第2層間絶縁膜、及び前記第1層間絶縁膜において前記パッドに通ずるシリンダ穴部を形成する工程と、 前記シリンダ穴部において前記第2層間絶縁膜に対して前記1層間絶縁膜の表面を選択的にウェットエッチングする工程と、 を含み、 前記ウェットエッチングする工程では、前記ウェットエッチングにより前記犠牲膜を除去することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/824 ,  H01L 27/108

FI (3件)：

H01L27/10 621C ,  H01L27/10 671B ,  H01L27/10 681F

Fターム (17件)：

5F083AD04 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083AD56 ,  5F083GA27 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA17 ,  5F083MA18 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083PR05 ,  5F083PR33 ,  5F083PR41