特許
J-GLOBAL ID：201303030850774654

半導体装置とその製造方法

発明者：
三浦 正幸

三浦 正幸 について

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加本 拓

加本 拓 について

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佐藤 隆夫

佐藤 隆夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 特許業務法人サクラ国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2012-200287
公開番号（公開出願番号）：特開2013-080912
出願日： 2012年09月12日
公開日（公表日）： 2013年05月02日
要約：
【課題】チップ積層体のサイズの増加を抑制すると共に、製造コストの低減等を図ることを可能にした積層型半導体装置を提供する。【解決手段】実施形態の積層型半導体装置1は、インターポーザ基板2上に配置されたチップ積層体7を具備する。チップ積層体7は、最下段に位置する半導体チップ6Aを除く半導体チップ6内に設けられた貫通電極9とバンプ電極10で電気的に接続されている。最上段の半導体チップ6H上には、インターフェースチップ11が実装されている。インターフェースチップ11は、半導体チップ6Hの表面に形成された再配線層15等を介してインターポーザ基板12と電気的に接続されている。【選択図】図1
請求項（抜粋）：
外部接続端子を備える第1の面と、内部接続端子を備える第2の面とを有するインターポーザ基板と、 前記インターポーザ基板の前記第2の面上に配置され、順に積層された複数の半導体チップを有するチップ積層体であって、前記複数の半導体チップは、積層順の最下段に位置する半導体チップを除く前記半導体チップ内に設けられた貫通電極、および前記貫通電極間を接続する第1のバンプ電極を介して電気的に接続されており、前記最下段の半導体チップは前記貫通電極を有する前記半導体チップの少なくとも1つを介して前記インターポーザ基板と電気的に接続されており、積層順の最上段に位置する半導体チップはその表面に設けられた再配線層を有し、前記最下段の半導体チップが前記インターポーザ基板の前記第2の面側に位置するように配置されたチップ積層体と、 前記チップ積層体における前記最上段の半導体チップ上に搭載され、前記最上段の半導体チップと第2のバンプ電極を介して電気的に接続されていると共に、前記再配線層および前記再配線層に接続されたボンディングワイヤ、または前記再配線層および前記再配線層に接続され、前記第2のバンプ電極より大きいサイズを有する第3のバンプ電極を介して、前記インターポーザ基板の前記内部接続端子と電気的に接続されているインターフェースチップとを具備し、 前記最下段の半導体チップは、それ以外の前記半導体チップより厚い厚さを有し、かつ前記インターポーザ基板の第2の面に接着されていることを特徴とする半導体装置。
IPC (3件)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18
FI (1件)：
H01L25/08 Z
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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