特許

J-GLOBAL ID：201303031359118873

電力用半導体装置およびその製造方法

発明者： 林 秀樹
出願人/特許権者： 住友電気工業株式会社
代理人 (1件)： 特許業務法人深見特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2012-088932
公開番号（公開出願番号）：特開2013-219207
出願日： 2012年04月10日
公開日（公表日）： 2013年10月24日
要約：

【課題】小さいオン抵抗と大きい耐圧との間のトレードオフをより改善する。【解決手段】第1の領域19は、厚さ方向においてドレイン電極31およびソース電極32に挟まれており、第1の導電型を有する。第1の領域19は、ドリフト層11およびチャネル層12を含む。ドリフト層11はドレイン電極31に面している。チャネル層12は、ドリフト層11に積層されており、ソース電極32に面している。ドリフト11層はチャネル層12の不純物濃度に比して高い不純物濃度を有する。第2の領域20は、第1の導電型と異なる第2の導電型を有する。第2の領域20は電荷補償部21およびゲート部22を有する。電荷補償部21は、厚さ方向と交差する面内方向においてドリフト層11を挟んでいる。ゲート部22は面内方向においてチャネル層12を挟んでいる。【選択図】図1

請求項（抜粋）：

電力用半導体装置であって、 ドレイン電極と、 厚さ方向において前記ドレイン電極と対向するソース電極と、 前記厚さ方向において前記ドレイン電極および前記ソース電極に挟まれ第1の導電型を有する第1の領域とを備え、前記第1の領域は、前記ドレイン電極に面するドリフト層と、前記ドリフト層に積層され前記ソース電極に面するチャネル層とを含み、前記ドリフト層は前記チャネル層の不純物濃度に比して高い不純物濃度を有し、前記電力用半導体装置はさらに 前記第1の導電型と異なる第2の導電型を有する第2の領域を備え、前記第2の領域は、前記厚さ方向と交差する面内方向において前記ドリフト層を挟んでいる電荷補償部と、前記面内方向において前記チャネル層を挟んでいるゲート部とを有する、電力用半導体装置。

IPC (6件)：

H01L 21/337 ,  H01L 21/338 ,  H01L 29/808 ,  H01L 29/812 ,  H01L 27/098 ,  H01L 29/06

FI (4件)：

H01L29/80 V ,  H01L29/80 C ,  H01L29/06 301D ,  H01L29/06 301V

Fターム (12件)：

5F102FA01 ,  5F102GB04 ,  5F102GC08 ,  5F102GD04 ,  5F102GJ02 ,  5F102GJ04 ,  5F102GL02 ,  5F102GL04 ,  5F102GR07 ,  5F102GS03 ,  5F102HC02 ,  5F102HC15