特許
J-GLOBAL ID：201303031831267152

複数のコンディションフラグを有するCPU

発明者：
小泉 達也

小泉 達也 について

, 
井ノ川 晋一

井ノ川 晋一 について


出願人/特許権者：
株式会社エルイーテック

株式会社エルイーテック について


代理人 (7件)： 辻居 幸一 ,  熊倉 禎男 ,  大塚 文昭 ,  西島 孝喜 ,  須田 洋之 ,  上杉 浩 ,  越柴 絵里
公報種別：公開公報
出願番号（国際出願番号）：特願2012-037531
公開番号（公開出願番号）：特開2013-174942
出願日： 2012年02月23日
公開日（公表日）： 2013年09月05日
要約：
【課題】プログラム効率とメモリ空間の削減の両立をおこなえるCPUアーキテクチャと命令セットを提供することを目的とする。【解決手段】本発明のプロセッサは、演算実行時にフラグ値が変化する第1のフラグと、データロードがなされるとフラグ値が変化する第2のフラグという2つのコンディションフラグを一つのCPUが備えるので、データロード後のフラグ変化で処理を分岐させたければロード時にフラグが更新される第2のフラグを用いた機械語命令を作成し、データロード後にロード前のフラグ値を用いた処理を行なわせたければ、ロード時にフラグが自動的に更新されない第1のフラグを用いた機械語命令を作成する。これにより、ゼロ判定やフラグ退避が不要となり、フラグ値がデータロード時に更新されては困る場合及び自動的に更新された方が都合良い場合の両方に対して簡潔なプログラムで組み立てることができる。【選択図】図2
請求項（抜粋）：
所与の機械語命令を実行するCPUコアを具備したCPUであって、 前記CPUコアは、前記機械語命令に従い決定される命令動作シーケンスに基づき、(i)算術論理演算が実行されたとき、演算結果をフラグレジスタ内の第1のコンディションフラグに対応するビット(Z)に反映し、(ii)前記CPUコア内のレジスタにデータがロードされたとき、ロード結果を前記フラグレジスタ内の第2のコンディションフラグに対応するビット(TZ)に反映する、ことを特徴とするCPU。
IPC (1件)：
G06F 9/30
FI (2件)：
G06F9/30 310C ,  G06F9/30 310E
Fターム (5件)：
5B033AA06 ,  5B033AA08 ,  5B033BA02 ,  5B033BA03 ,  5B033BA05
引用特許：
出願人引用 (5件)
  • データ処理装置
    公報種別：公開公報   出願番号：特願平7-154695   出願人：三洋電機株式会社
  • 特表平7-509083
  • 特開平2-224025
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引用文献：
出願人引用 (1件)
  • プロセサの仕組みってこうだったのか! C言語で作るCPUエミュレータ

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