特許

J-GLOBAL ID：201303032441903658

半導体装置

発明者： 金 村 貴 永 ,  近 藤 正 樹
出願人/特許権者： 株式会社東芝
代理人 (6件)： 勝沼 宏仁 ,  佐藤 泰和 ,  川崎 康 ,  関根 毅 ,  赤岡 明 ,  山ノ井 傑
公報種別：公開公報
出願番号（国際出願番号）：特願2011-175214
公開番号（公開出願番号）：特開2013-038336
出願日： 2011年08月10日
公開日（公表日）： 2013年02月21日
要約：

【課題】トンネル型FETのオン電流とオフ電流との比と、単位基板面積あたりのオン電流を増大させる。【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記半導体基板上に順に積層された第1導電型の下部主端子層と、中間層と、第2導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備える。さらに、前記上部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている。【選択図】図1

請求項（抜粋）：

半導体基板と、 前記半導体基板上に絶縁膜を介して形成されたゲート電極と、 前記ゲート電極の側面に形成されたゲート絶縁膜と、 前記半導体基板上に順に積層された第1導電型の下部主端子層と、中間層と、第2導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備え、 前記上部主端子層または前記下部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている、半導体装置。

IPC (5件)：

H01L 21/336 ,  H01L 29/78 ,  H01L 21/823 ,  H01L 27/088 ,  H01L 29/66

FI (5件)：

H01L29/78 301J ,  H01L27/08 102E ,  H01L27/08 102A ,  H01L29/66 T ,  H01L29/78 653B

Fターム (41件)：

5F048AA01 ,  5F048AA09 ,  5F048AB04 ,  5F048AC03 ,  5F048BA14 ,  5F048BA15 ,  5F048BB01 ,  5F048BB11 ,  5F048BC03 ,  5F048BD01 ,  5F048BD07 ,  5F140AA24 ,  5F140AA29 ,  5F140AB03 ,  5F140AC01 ,  5F140AC13 ,  5F140AC23 ,  5F140AC33 ,  5F140BA01 ,  5F140BA02 ,  5F140BA05 ,  5F140BA06 ,  5F140BB04 ,  5F140BC13 ,  5F140BD06 ,  5F140BE11 ,  5F140BF01 ,  5F140BG38 ,  5F140BG39 ,  5F140BH02 ,  5F140BH06 ,  5F140BH27 ,  5F140BH30 ,  5F140BH47 ,  5F140BJ27 ,  5F140BK09 ,  5F140BK17 ,  5F140BK26 ,  5F140CB04 ,  5F140CE07 ,  5F140CE20