特許
J-GLOBAL ID：201303033445067516
遅延回路、DLL回路、および半導体装置
発明者：
,
出願人/特許権者：
代理人 (3件)：
井上 学
, 戸田 裕二
, 岩崎 重美
公報種別：公開公報
出願番号（国際出願番号）：特願2011-184264
公開番号（公開出願番号）：特開2013-046321
出願日： 2011年08月26日
公開日（公表日）： 2013年03月04日
要約：
【課題】 段数切替型の遅延回路において、段数切替時に発生するハザードを抑制する。【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるDLL回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。【選択図】 図3
請求項（抜粋）：
段数切替型の遅延回路であって、
各段は、
遅延部と、
セレクタ部とを有し、
前記遅延部は、
遅延部第1入力と、
前記遅延部第1入力に接続されている遅延部第1出力と、
遅延部第2入力と、
前記遅延部第2入力に接続されている遅延部第2出力と、
前記遅延部第1入力と前記遅延部第1出力との間または前記遅延部第2入力と前記遅延部第2出力との間の少なくともいずれかに設けられている遅延要素とを有し、
前記セレクタ部は、
前記遅延部第1出力と接続されているセレクタ部第1入力と、
セレクタ部第1出力と、
セレクタ部第2入力と、
前記遅延部第2入力と接続されているセレクタ部第2出力と、
前記セレクタ部第1入力と前記セレクタ部第2出力の間の接続および前記セレクタ部第2入力と前記セレクタ部第1出力の間の接続と、前記セレクタ部第1入力と前記セレクタ部第1出力の間の接続および前記セレクタ部第2入力と前記セレクタ部第2出力の間の接続と、を切換えるセレクタとを有し、
前記遅延回路の入力は、最初の段の前記遅延部第1入力に対応し、
前記遅延回路の出力は、最初の段の前記遅延部第2出力に対応し、
各段の前記セレクタ部第1出力と次の段の前記遅延部第1入力とが接続され、
各段の前記セレクタ部第2入力と次の段の前記遅延部第2出力とが接続され、
前記遅延回路の内の一の段の前記セレクタで、前記セレクタ部第1入力と前記セレクタ部第2出力の間の接続および前記セレクタ部第2入力と前記セレクタ部第1出力の間の接続を選択した場合に、前記一の段の、前記セレクタ部第1入力、前記セレクタ部第1出力、前記セレクタ部第2入力、および前記セレクタ部第2出力の論理状態が揃うように、最終の段の前記セレクタ部第2入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。
IPC (2件)：
FI (2件)：
Fターム (14件)：
5J001AA11
, 5J001BB25
, 5J001CC03
, 5J001DD00
, 5J106AA05
, 5J106CC21
, 5J106CC59
, 5J106DD19
, 5J106DD35
, 5J106FF05
, 5J106FF08
, 5J106KK12
, 5J106KK39
, 5J106KK40
