メモリ内部のスキャン機能支援

発明者： , , , ,
出願人/特許権者：
代理人 (4件)：村山靖彦 , 志賀正武 , 渡邊隆 , 実広信哉
公報種別：公開公報
出願番号（国際出願番号）：特願2013-095073
公開番号（公開出願番号）：特開2013-152781
出願日： 2013年04月30日
公開日（公表日）： 2013年08月08日
要約：

【課題】データを記憶するストレージアレイと、データをストレージアレイとの間で送信するアクセス回路とを備えるメモリが開示される。【解決手段】アクセス回路は、データをストレージアレイへ入出力するデータ経路を形成する。アクセス回路は、第1のクロック信号の第1の位相に応答してラッチするラッチと、第2のクロック信号の第2の位相に応答してラッチし、出力ラッチを備えるラッチとを備え、第1および第2のクロック信号が互いに同期している。メモリはマルチプレクサとスキャン入力とスキャンイネーブル入力とをさらに備え、マルチプレクサがスキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップを形成するラッチを備えるスキャン経路を形成し、スキャンイネーブル信号がアサートされている間に、スキャン入力で入力されたスキャンデータがマスタ・スレーブ・フリップフロップを通過し、出力ラッチによって出力される。【選択図】図2

請求項（抜粋）：

データを記憶するストレージアレイと、データを前記ストレージアレイへ入出力するデータ経路を形成し、第1のクロック信号の第1の位相に応答してラッチするように構成されたラッチと、第2のクロック信号の第2の位相に応答してラッチするように構成され、前記ストレージアレイから前記データを出力する出力ラッチを備えるさらなるラッチとを備え、前記第1のクロック信号および前記第2のクロック信号が互いに同期している、前記データを前記ストレージアレイとの間で送信するアクセス回路と、マルチプレクサと、スキャン入力と、スキャンイネーブル入力とを備え、前記マルチプレクサが、前記スキャンイネーブル入力でアサートされたスキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップを形成するため一体的に接続された前記ラッチおよび前記さらなるラッチを備えるスキャン経路を形成し、前記スキャンイネーブル信号がアサートされている間に、前記スキャン入力で入力されたスキャンデータが前記ストレージアレイではなく前記マスタ・スレーブ・フリップフロップを通過し、前記出力ラッチによって出力され、前記クロックサイクルの前記第1の位相に応答して前記ストレージアレイへ送信するため受信されたデータ値をラッチする入力ラッチを備え、書き込み要求を受信するポートを備え、前記入力ラッチが、前記ラッチと、アサートされている前記スキャンイネーブル信号に応答して前記入力ラッチからの信号を前記出力ラッチへルーティングし、アサートされていない前記スキャンイネーブル信号に応答して前記入力ラッチからの信号を前記ストレージアレイへルーティングする前記マルチプレクサとを備え、スキャン入力およびデータ入力を受信し、アサートされている第2のスキャンイネーブル信号に応答して前記スキャン入力を前記入力ラッチへ出力し、アサートされていない前記第2のイネーブル信号に応答して前記データ入力を前記入力ラッチへ出力するように構成されているさらなるマルチプレクサを備え、前記アクセス回路が前記入力ラッチから前記出力ラッチへのデータ・ライトスルー経路を形成し、前記データがアサートされている前記スキャンイネーブル信号およびアサートされていない前記第2のスキャンイネーブル信号に応答して前記ストレージアレイを通過しない、メモリ。

IPC (1件)：

G11C 29/12

FI (1件)：

G11C29/00 671Z

Fターム (5件)：

5L106DD08 , 5L106DD11 , 5L106FF04 , 5L106FF05 , 5L106GG05

引用特許：

出願人引用 (1件)

半導体集積回路装置
公報種別：公開公報出願番号：特願2009-206124 出願人：ルネサスエレクトロニクス株式会社

審査官引用 (1件)

半導体集積回路装置
公報種別：公開公報出願番号：特願2009-206124 出願人：ルネサスエレクトロニクス株式会社

前のページに戻る