表示装置およびその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：特許業務法人はるか国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2011-190007
公開番号（公開出願番号）：特開2013-055081
出願日： 2011年08月31日
公開日（公表日）： 2013年03月21日
要約：

【課題】微結晶シリコンを用いたボトムゲート型の薄膜トランジスタのオン電流に対するオフ電流の割合を減少させること。【解決手段】表示装置に含まれる薄膜トランジスタは、ゲート電極が設けられた導電層と、前記導電層の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上面に接するとともに前記ゲート電極の上方に設けられ、微結晶シリコンを含む第1の半導体膜と、前記第1の半導体膜の上面に接する第2の半導体膜と、前記第2の半導体膜に電気的に接続される第1の電極と、前記第2の半導体膜に電気的に接続される第2の電極と、を含む。前記第1の半導体膜における水素濃度は、前記ゲート絶縁層との界面と前記第2の半導体膜との界面との中間で最小となり、前記第1の半導体膜と前記第2の半導体膜との境界における酸素濃度は、前記第1の半導体膜の中央および前記第2の半導体膜の中央のうち少なくとも一方の酸素濃度以下である。【選択図】図4

請求項（抜粋）：

絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、前記薄膜トランジスタは、ゲート電極が設けられた導電層と、前記導電層の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上面に接するとともに前記ゲート電極の上方に設けられ、微結晶シリコンを含む第1の半導体膜と、前記第1の半導体膜の上面に接し、非晶質シリコンを含み互いに離間する第1の領域と第2の領域とを上面に有する第2の半導体膜と、前記第2の半導体膜の上面に前記第1の領域を通じて接続される第1の電極と、前記第2の半導体膜の上面に前記第2の領域を通じて接続される第2の電極と、を含み、前記第1の半導体膜における水素濃度は、当該第1の半導体膜の上面と下面との中間で最小となり、前記第1の半導体膜と前記第2の半導体膜との境界における酸素濃度は、前記第1の半導体膜の中央および前記第2の半導体膜の中央のうち少なくとも一方の酸素濃度以下である、ことを特徴とする表示装置。

IPC (3件)：

H01L 29/786 , H01L 21/336 , H01L 21/205

FI (4件)：

H01L29/78 618F , H01L29/78 618E , H01L29/78 618A , H01L21/205

Fターム (71件)：

5F045AA08 , 5F045AB03 , 5F045AB04 , 5F045AC01 , 5F045AC16 , 5F045AC18 , 5F045AD05 , 5F045AD06 , 5F045AD07 , 5F045AF08 , 5F045CA15 , 5F045DA52 , 5F045DA58 , 5F045DA59 , 5F045DA68 , 5F045EE12 , 5F110AA05 , 5F110BB01 , 5F110CC07 , 5F110DD02 , 5F110EE02 , 5F110EE03 , 5F110EE04 , 5F110EE06 , 5F110EE14 , 5F110EE25 , 5F110EE44 , 5F110FF02 , 5F110FF03 , 5F110FF04 , 5F110FF07 , 5F110FF09 , 5F110GG02 , 5F110GG14 , 5F110GG15 , 5F110GG16 , 5F110GG19 , 5F110GG22 , 5F110GG26 , 5F110GG28 , 5F110GG29 , 5F110GG33 , 5F110GG34 , 5F110GG36 , 5F110GG39 , 5F110GG44 , 5F110GG45 , 5F110GG48 , 5F110GG58 , 5F110HK02 , 5F110HK03 , 5F110HK04 , 5F110HK06 , 5F110HK09 , 5F110HK16 , 5F110HK21 , 5F110HK25 , 5F110HK33 , 5F110HK35 , 5F110NN02 , 5F110NN23 , 5F110NN24 , 5F110NN34 , 5F110NN35 , 5F110NN44 , 5F110NN46 , 5F110NN47 , 5F110NN54 , 5F110NN71 , 5F110NN72 , 5F110QQ09

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