特許

J-GLOBAL ID：201303039060701662

不揮発性半導体記憶装置およびその製造方法

発明者： 鈴木 亮太
出願人/特許権者： 株式会社東芝
代理人 (1件)： 特許業務法人 サトー国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2012-067402
公開番号（公開出願番号）：特開2013-201185
出願日： 2012年03月23日
公開日（公表日）： 2013年10月03日
要約：

【課題】 カップリング比の低下を抑制しメモリセルの書込み特性の劣化を抑制しつつ隣接メモリセル間の干渉効果を抑制できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、素子分離溝が形成された半導体基板と、素子分離溝が形成された半導体基板上にトンネル絶縁膜を介して、電荷蓄積層、電極間絶縁膜および制御電極を積層した第1ゲート電極を有するメモリセルが多数形成されたメモリセル領域と、素子分離溝の底部に埋込まれその上面が半導体基板の上面よりも低く形成された絶縁膜と、を備え、第1ゲート電極の電極間絶縁膜および制御電極は素子分離溝上に渡って形成され、電極間絶縁膜は、素子分離溝上に渡る電極間絶縁膜の直上と制御電極との間又は電極間絶縁膜の直下と絶縁膜との間に空隙を介して設けられている。【選択図】図4

請求項（抜粋）：

素子分離溝が形成された半導体基板と、 前記素子分離溝が形成された前記半導体基板上にトンネル絶縁膜を介して、電荷蓄積層、電極間絶縁膜および制御電極を積層した第1ゲート電極を有するメモリセルが多数形成されたメモリセル領域と、 前記素子分離溝の底部に埋込まれ上面が前記半導体基板の上面よりも低く形成された絶縁膜と、を備え、 前記第1ゲート電極の前記電極間絶縁膜および前記制御電極は前記素子分離溝上に渡って形成され、 前記電極間絶縁膜は、前記素子分離溝上に渡る前記電極間絶縁膜の直上と前記制御電極との間又は前記電極間絶縁膜の直下と前記絶縁膜との間に空隙を介して設けられ、 前記電極間絶縁膜は、前記電荷蓄積層の上面との間に空洞を介して設けられ、 前記半導体基板上に第2ゲート絶縁膜を介して、第1電極、電極間絶縁膜および第2電極が積層されると共に前記電極間絶縁膜を貫通して前記第1電極および前記第2電極が接触した第2ゲート電極を有し、前記第1電極は前記メモリセル領域の電荷蓄積層と同層に構成されると共に前記第2電極は前記メモリセル領域の制御電極と同層に構成される周辺トランジスタを備えた周辺回路領域を備え、 前記周辺回路領域の前記周辺トランジスタの第2ゲート電極の側脇の素子分離溝内に埋込まれた素子分離絶縁膜の直上に前記電極間絶縁膜、および前記電極間絶縁膜の直上に前記第2電極が設けられ、 前記電極間絶縁膜は、前記空隙に面した部分に酸化膜を用いて形成され、 前記電極間絶縁膜は、プラズマ窒化処理を用いて形成される窒化膜を備えることを特徴とする不揮発性半導体記憶装置。

IPC (6件)：

H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 27/10

FI (3件)：

H01L29/78 371 ,  H01L27/10 434 ,  H01L27/10 481

Fターム (33件)：

5F083EP02 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP53 ,  5F083EP55 ,  5F083EP76 ,  5F083EP79 ,  5F083ER22 ,  5F083GA22 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083JA55 ,  5F083NA01 ,  5F083PR05 ,  5F083PR06 ,  5F083PR40 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA07 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BB08 ,  5F101BD22 ,  5F101BD27 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07 ,  5F101BH15 ,  5F101BH21