特許
J-GLOBAL ID:201303039104419480
薄膜トランジスタ、薄膜トランジスタの製造方法、及び表示装置
発明者:
,
出願人/特許権者:
代理人 (1件):
新居 広守
公報種別:公開公報
出願番号(国際出願番号):特願2012-023089
公開番号(公開出願番号):特開2013-161963
出願日: 2012年02月06日
公開日(公表日): 2013年08月19日
要約:
【課題】大きなオン電流と小さなオフ電流とを両立するチャネル構造を有する薄膜トランジスタを提供する。【解決手段】薄膜トランジスタ(100)は、基板(10)と、ゲート電極(12)と、ゲート絶縁層(13)と、ゲート電極(12)のゲートの長さ方向における中央部上方のゲート絶縁層(13)上に形成された第1シリコン層(16)と、ゲート電極(12)のゲートの長さ方向における両端部上方のゲート絶縁層(13)上であって第1シリコン層(16)の両側に形成された1対の第2シリコン層(15)と、1対のソース・ドレイン電極(19)と、を備え、第1シリコン層(16)は各々の第2シリコン層(15)よりも厚く、第1シリコン層(16)は結晶性シリコンで構成され、各々の第2シリコン層(15)は、第1シリコン層(16)より平均粒径が小さい結晶性シリコンまたは非結晶シリコンで構成されている。【選択図】図1
請求項(抜粋):
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁層と、
前記ゲート電極のゲートの長さ方向における中央部上方の前記ゲート絶縁層上に形成された第1シリコン層と、
前記ゲート電極のゲートの長さ方向における両端部上方の前記ゲート絶縁層上であって前記第1シリコン層の両側に形成された1対の第2シリコン層と、
前記第2シリコン層の上面に沿って、前記第2シリコン層の各々の上方に形成された1対のソース・ドレイン電極と、
を備え、
前記第1シリコン層は前記各々の第2シリコン層よりも膜厚が厚く、
前記第1シリコン層は結晶性シリコンで構成され、
前記各々の第2シリコン層は、前記第1シリコン層に含まれる結晶粒の平均粒径より小さい平均粒径の結晶性シリコンまたは非結晶シリコンで構成されている、
薄膜トランジスタ。
IPC (4件):
H01L 21/336
, H01L 29/786
, H01L 21/20
, G02F 1/136
FI (8件):
H01L29/78 618Z
, H01L29/78 616U
, H01L29/78 616V
, H01L29/78 619A
, H01L29/78 617U
, H01L29/78 627G
, H01L21/20
, G02F1/1368
Fターム (102件):
2H092JA26
, 2H092JA28
, 2H092JA35
, 2H092JA36
, 2H092JA39
, 2H092JA40
, 2H092JA43
, 2H092JA44
, 2H092JA47
, 2H092KA04
, 2H092KA05
, 2H092KA10
, 2H092KA12
, 2H092KA19
, 2H092MA05
, 2H092MA08
, 2H092MA18
, 2H092MA30
, 2H092MA37
, 2H092NA22
, 5F110AA05
, 5F110AA06
, 5F110AA07
, 5F110BB01
, 5F110CC07
, 5F110DD02
, 5F110DD03
, 5F110DD13
, 5F110DD14
, 5F110DD15
, 5F110EE02
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, 5F110EE06
, 5F110EE14
, 5F110EE44
, 5F110FF01
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110FF09
, 5F110FF30
, 5F110GG02
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, 5F110GG45
, 5F110HK02
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, 5F110HK09
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, 5F110HK17
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, 5F110HK22
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, 5F152FF28
, 5F152FF44
, 5F152FG01
, 5F152FG18
, 5F152FG23
, 5F152FH02
, 5F152FH03
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