特許
J-GLOBAL ID：201303039375319006
不揮発性半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2012-118467
公開番号（公開出願番号）：特開2013-246844
出願日： 2012年05月24日
公開日（公表日）： 2013年12月09日
要約：
【課題】メモリセルの周辺に配置される周辺トランジスタのゲート絶縁膜が破壊されるのを防止しつつ、メモリセルが形成されるウェル内に周辺トランジスタを形成する。【解決手段】メモリセルがロウ方向およびカラム方向にマトリックス状にセルウェル11Aに配置され、セルウェル11Aには、メモリセルアレイの周辺に配置された周辺トランジスタが形成され、周辺トランジスタのゲートを駆動するデプレッション型トランジスタ42と、デプレッション型トランジスタ42に直列に接続されたエンハンスメント型トランジスタと43を設ける。【選択図】図8
請求項（抜粋）：
メモリセルがロウ方向およびカラム方向にマトリックス状にセルウェルに配置されたメモリセルアレイと、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するビット線と、
前記セルウェルに配置された周辺トランジスタと、
前記周辺トランジスタのゲートを駆動するデプレッション型トランジスタと、
前記デプレッション型トランジスタに直列に接続されたエンハンスメント型トランジスタと、
前記デプレッション型トランジスタおよび前記エンハンスメント型トランジスタのゲート電位電圧を制御するゲート制御回路とを備え、
前記ゲート制御回路は、前記メモリセルの消去時に前記エンハンスメント型トランジスタをオフするように前記デプレッション型トランジスタおよび前記エンハンスメント型トランジスタのゲート電位電圧を制御することを特徴とする不揮発性半導体記憶装置。
IPC (2件)：
FI (3件)：
G11C17/00 634B
, G11C17/00 632Z
, G11C17/00 622E
5B125BA02
, 5B125CA15
, 5B125CA16
, 5B125DC11
, 5B125EA05
, 5B125ED09
, 5B125EG12
, 5B125EG14
, 5B125FA02
