特許

J-GLOBAL ID：201303040333364905

半導体装置の製造方法

発明者： 西 眞弘
出願人/特許権者： 住友電工デバイス・イノベーション株式会社
代理人 (1件)： 片山 修平
公報種別：公開公報
出願番号（国際出願番号）：特願2012-082034
公開番号（公開出願番号）：特開2013-211484
出願日： 2012年03月30日
公開日（公表日）： 2013年10月10日
要約：

【課題】高い信頼性を得ることが可能な半導体装置の製造方法を提供すること。【解決手段】本発明は、リフトオフ法により下地層28aを形成する工程と、下地層28aを含む全面に金属層29を設ける工程と、下地層28aを覆うパターンを備えたマスク36を金属層29上に形成し、金属層29にエッチングを実施することによりAu層28bを形成する工程と、Au層28b上に、Au層28bにより形成される段差28dを反映した段差22aを有する絶縁膜22を設ける工程と、絶縁膜22の段差22aを覆う位置に金属層30を設ける工程と、を有する半導体装置の製造方法である。【選択図】図2

請求項（抜粋）：

リフトオフ法により第1ゲート電極層を形成する工程と、 前記第1ゲート電極層を含む全面に第1金属層を設ける工程と、 前記第1ゲート電極層を覆うパターンを備えたマスクを前記第1金属層上に形成し、前記第1金属層にエッチングを実施することにより第2ゲート電極層を形成する工程と、 前記第2ゲート電極層上に、前記第2ゲート電極層により形成される段差を反映した段差を有する絶縁膜を設ける工程と、 前記絶縁膜の段差を覆う位置に第2金属層を設ける工程と、を有することを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 29/41 ,  H01L 21/28 ,  H01L 21/338 ,  H01L 29/812 ,  H01L 29/06 ,  H01L 29/778

FI (6件)：

H01L29/44 S ,  H01L21/28 E ,  H01L29/44 Y ,  H01L29/80 F ,  H01L29/06 301F ,  H01L29/80 H

Fターム (51件)：

4M104AA04 ,  4M104AA05 ,  4M104AA07 ,  4M104BB05 ,  4M104BB14 ,  4M104BB17 ,  4M104BB29 ,  4M104CC05 ,  4M104DD09 ,  4M104DD16 ,  4M104DD17 ,  4M104DD37 ,  4M104DD64 ,  4M104DD65 ,  4M104DD68 ,  4M104EE05 ,  4M104EE17 ,  4M104FF06 ,  4M104FF10 ,  4M104FF13 ,  4M104FF17 ,  4M104FF18 ,  4M104GG12 ,  4M104HH13 ,  4M104HH20 ,  5F102FA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GQ01 ,  5F102GS01 ,  5F102GS02 ,  5F102GS03 ,  5F102GS04 ,  5F102GT01 ,  5F102GT03 ,  5F102GT04 ,  5F102GT06 ,  5F102GV06 ,  5F102GV07 ,  5F102GV08 ,  5F102HC11 ,  5F102HC15 ,  5F102HC19 ,  5F102HC21