特許

J-GLOBAL ID：201303045608559665

表面実装基板への電子部品実装方法

発明者： 岡本 幸吉 ,  田口 貴裕
出願人/特許権者： 富士電機機器制御株式会社
代理人 (2件)： 廣瀬 一 ,  田中 秀▲てつ▼
公報種別：公開公報
出願番号（国際出願番号）：特願2012-114998
公開番号（公開出願番号）：特開2013-243222
出願日： 2012年05月18日
公開日（公表日）： 2013年12月05日
要約：

【課題】チップ部品のスタンドオフ高さを正確に設定することができる表面実装基板への電子部品実装方法を提供する。【解決手段】電子部品を実装する一対のランドを含む配線パターンを形成した表面実装基板に実装面に厚膜コーティング装置によってレジストを塗布して厚膜レジスト層を形成する工程と、形成した厚膜レジスト層をプリキュアする工程と、該厚膜レジスト層の前記電子部品下となるランドの内側領域を露光領域とし、他の領域を非露光領域とするマスクを使用して露光する工程と、前記非露光領域の厚膜レジスト層をエッチング除去し、前記電子部品下となる前記一対のランドの内側領域に厚膜レジスト層を形成する工程と、前記厚膜レジスト層をポストキュアする工程と、前記ランドの内側領域を除く領域にソルダーペーストを印刷する工程と、前記ソルダーペースト上に前記電子部品を載置してリフロー半田付けを行う工程とを備えている。【選択図】図2

請求項（抜粋）：

電子部品を実装する一対のランドを含む配線パターンを形成した表面実装基板の実装面に厚膜コーティング装置によってレジストを塗布して厚膜レジスト層を形成する工程と、 形成した厚膜レジスト層をプリキュアする工程と、 該厚膜レジスト層の前記電子部品下となるランドの内側領域を露光領域とし、他の領域を非露光領域とするマスクを使用して露光する工程と、 前記非露光領域の厚膜レジスト層をエッチング除去し、前記電子部品下となる前記一対のランドの内側領域に厚膜レジスト層を形成する工程と、 前記厚膜レジスト層をポストキュアする工程と、 前記ランドの内側領域を除く領域にソルダーペーストを印刷する工程と、 前記ソルダーペースト上に前記電子部品を載置してリフロー半田付けを行う工程と を備えたことを特徴とする表面実装基板への電子部品実装方法。

IPC (1件)：

H05K 3/34

FI (2件)：

H05K3/34 502D ,  H05K3/34 505B

Fターム (11件)：

5E319AA03 ,  5E319AB05 ,  5E319AC01 ,  5E319AC13 ,  5E319BB05 ,  5E319BB13 ,  5E319CC36 ,  5E319CD26 ,  5E319CD29 ,  5E319GG03 ,  5E319GG20

引用特許：

出願人引用 (4件)

• チップ部品の実装方法
  公報種別：公開公報   出願番号：特願2001-342296   出願人：アルプス電気株式会社
• 電子部品の製造方法、電子部品、電気光学装置及び電子機器
  公報種別：公開公報   出願番号：特願2002-375578   出願人：セイコーエプソン株式会社
• 回路基板および電子部品の実装方法
  公報種別：公開公報   出願番号：特願2004-144915   出願人：日本メクトロン株式会社
• 電子部品の実装方法
  公報種別：公開公報   出願番号：特願平8-305956   出願人：ソニー株式会社