特許
J-GLOBAL ID：201303048707658330
DA変換器
発明者：
出願人/特許権者：
代理人 (1件)：
特許業務法人 谷・阿部特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2012-058859
公開番号（公開出願番号）：特開2013-192183
出願日： 2012年03月15日
公開日（公表日）： 2013年09月26日
要約：
【課題】出力信号の歪やフロアノイズが少なく、量子化ノイズが少ないDA変換器を提供する。【解決手段】DA変換器は、1個以上の入力素子からなる第1の入力素子群と1個以上の入力素子からなる第2の入力素子群からなり、第1の入力素子群の与えるアナログ信号量の最少分解能は、第2の入力素子群の与えるアナログ信号量の最少分解能より大きくなっており、第1の入力素子群と第2の入力素子群の両方を用いて与えられた複数ビットのデジタルデータをアナログ信号に変換しなければならない工程において、第1の入力素子群の与えるアナログ信号と第2の入力素子群の与えるアナログ信号との和を与える第1の動作と、第1の入力素子群の与えるアナログ信号と第2の入力素子群の与えるアナログ信号との差を与える第2の動作とを予め定めた第1のパターンで行う。【選択図】図1
請求項（抜粋）：
入力される複数ビットのデジタルデータDの値の奇数/偶数に応じて、前記デジタルデータDをデジタルデータD1とデジタルデータD2とに分離して出力し、同時に予め定めたパターンに従って加算または減算のいずれかを指示する制御信号を発生する制御回路と、
1個以上の入力素子からなり、前記デジタルデータD1をアナログ変換した第1のアナログ信号A1を発生する第1の入力素子群と、
1個以上の入力素子からなり、前記デジタルデータD2をアナログ変換した第2のアナログ信号A2を発生する第2の入力素子群と、
前記デジタルデータDの値が奇数の場合には、前記制御回路から出力された前記制御信号に応じて、前記第1のアナログ信号A1と前記第2のアナログ信号A2とを加算し、または前記第1のアナログ信号A1から前記第2のアナログ信号A2を減算して、アナログ出力信号Aoutを出力し、前記デジタルデータDの値が偶数の場合には、前記第1のアナログ信号A1とゼロ信号を加算して、アナログ出力信号Aoutを出力する加算回路と、
を具備し、
前記第1の入力素子群の与えるアナログ信号量の最少分解能が、前記第2の入力素子群の与えるアナログ信号量の最少分解能よりも大きく設定されていることを特徴とするDA変換器。
IPC (2件)：
FI (2件)：
Fターム (5件)：
5J022AB01
, 5J022BA02
, 5J022BA07
, 5J022CA01
, 5J022CB06
