特許

J-GLOBAL ID：201303049144944736

DCオフセット除去回路

発明者： 藤原 孝信 ,  高橋 貴紀 ,  谷口 英司
出願人/特許権者： 三菱電機株式会社
代理人 (4件)： 田澤 英昭 ,  濱田 初音 ,  久米 輝代 ,  河村 秀央
公報種別：公開公報
出願番号（国際出願番号）：特願2012-097687
公開番号（公開出願番号）：特開2013-225798
出願日： 2012年04月23日
公開日（公表日）： 2013年10月31日
要約：

【課題】ローパスフィルタ回路のIIP2性能と可変利得増幅器からの出力DCオフセット量を同時に最適化するDCオフセット除去回路を実現する。【解決手段】まず、ローパスフィルタ回路102に、BB補正用基準信号が入力された場合に、2次ひずみ補正部106がローパスフィルタ回路102の出力端での2次ひずみの発生を最小化する。 次に、積分回路104が可変利得増幅器103の出力端でのDCオフセットの発生を最小化する。 このように、ローパスフィルタ回路102の2次ひずみは最小化されたまま、残留DCオフセットも最小化できる効果がある。【選択図】図1

請求項（抜粋）：

入力される信号の帯域を制限する第1のローパスフィルタ回路と、 前記第1のローパスフィルタ回路により帯域制限された信号を適切なレベルに調節する可変利得増幅器と、 前記第1のローパスフィルタ回路の出力を該第1のローパスフィルタ回路の入力側に負帰還制御する第1の2次ひずみ補正部と、 前記可変利得増幅器の出力を該可変利得増幅器の入力側に負帰還制御する積分回路とを備え、 前記第1のローパスフィルタ回路に、補正用基準信号が入力された場合に、 前記第1の2次ひずみ補正部は、 前記第1のローパスフィルタ回路による2次ひずみの発生を最小化するように負帰還制御し、 前記積分回路は、 前記第1のローパスフィルタ回路の2次ひずみの発生が最小化された後に、前記可変利得増幅器によるDCオフセットの発生を最小化するように負帰還制御することを特徴とするDCオフセット除去回路。

IPC (3件)：

H04B 1/30 ,  H03F 3/34 ,  H04L 27/01

FI (3件)：

H04B1/30 ,  H03F3/34 A ,  H04L27/00 K

Fターム (21件)：

5J500AA01 ,  5J500AA12 ,  5J500AA22 ,  5J500AC13 ,  5J500AF15 ,  5J500AF17 ,  5J500AH25 ,  5J500AH29 ,  5J500AK02 ,  5J500AK31 ,  5J500AK33 ,  5J500AK34 ,  5J500AK42 ,  5J500AM08 ,  5J500AM13 ,  5J500AS13 ,  5J500AT01 ,  5K004AA05 ,  5K004AA08 ,  5K004FH01 ,  5K004JH02