特許

J-GLOBAL ID：201303049601201019

差動アンプ回路及びこれを備える半導体装置

発明者： 田中 均
出願人/特許権者： ピーエスフォー ルクスコ エスエイアールエル
代理人 (4件)： 鷲頭 光宏 ,  緒方 和文 ,  黒瀬 泰之 ,  三谷 拓也
公報種別：公開公報
出願番号（国際出願番号）：特願2012-111604
公開番号（公開出願番号）：特開2013-239898
出願日： 2012年05月15日
公開日（公表日）： 2013年11月28日
要約：

【課題】応答速度が速く、出力電圧誤差の小さい差動アンプ回路を提供する。【解決手段】差動形式に接続されたトランジスタM4,M5と、トランジスタM5に流れる電流を入力電流とし、第1及び第2の出力電流を生成するカレントミラー回路CM11と、トランジスタM4に流れる電流の一部を入力電流とし、第3の出力電流を生成するカレントミラー回路CM12と、第3の出力電流を入力電流とするカレントミラー回路CM13を備え、第1の出力電流とカレントミラー回路CM13の出力電流の差電流によってドライバ回路120を制御する。トランジスタM4には、カレントミラー回路CM12の入力電流と第2の出力電流の合成電流が流れる。これにより、応答速度が速く、出力電圧誤差の小さい差動アンプ回路を提供することが可能となる。【選択図】図4

請求項（抜粋）：

第1及び第2の入力端子と、 第1及び第2の電源端子と、 前記第1及び第2の電源端子間に設けられる第1のノード、前記第1の電源端子及び前記第1のノードの間に設けられて制御電極に前記第1のノードが接続される第1のトランジスタ、前記第2の電源端子及び前記第1のノードの間に設けられて制御電極に前記第1の入力端子が接続される第2のトランジスタ、を含む第1の電流パスと、 前記第1及び第2の電源端子間に設けられる第2のノード、前記第1の電源端子及び前記第2のノードの間に設けられて制御電極に前記第2のノードが接続される第3のトランジスタ、前記第2の電源端子及び前記第2のノードの間に設けられて制御電極に前記第2の入力端子が接続される第4のトランジスタ、前記第1の電源端子及び前記第2のノードの間に設けられて制御電極に前記第1のノードが接続される第5のトランジスタ、を含む第2の電流パスと、を有し、 前記第2の電流パスにおいて前記第4のトランジスタが流す電流は、前記第3及び第5のトランジスタが流す電流に基づくことを特徴とする差動アンプ回路。

IPC (2件)：

H03F 3/45 ,  G05F 3/24

FI (2件)：

H03F3/45 A ,  G05F3/24 A

Fターム (29件)：

5H420NA16 ,  5H420NB02 ,  5H420NB12 ,  5H420NB25 ,  5H420NC02 ,  5H420NC26 ,  5H420NC34 ,  5J500AA01 ,  5J500AA12 ,  5J500AA47 ,  5J500AC35 ,  5J500AC65 ,  5J500AF09 ,  5J500AF15 ,  5J500AH10 ,  5J500AH17 ,  5J500AH29 ,  5J500AK02 ,  5J500AK06 ,  5J500AK09 ,  5J500AK12 ,  5J500AM05 ,  5J500AM13 ,  5J500AT01 ,  5J500DM03 ,  5J500DN01 ,  5J500DN12 ,  5J500DN23 ,  5J500DP01