特許
J-GLOBAL ID：201303051245055813
確率的A/D変換器及び確率的A/D変換器を用いる方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
山田 卓二
, 田中 光雄
, 川端 純市
公報種別：公開公報
出願番号（国際出願番号）：特願2012-130598
公開番号（公開出願番号）：特開2013-021687
出願日： 2012年06月08日
公開日（公表日）： 2013年01月31日
要約：
【課題】高精度で低電力のアナログ-デジタル変換器回路を提供する。【解決手段】アナログ-デジタル変換器回路は、アナログ入力信号1を受信し、変換ビットの第1のセット3と第1の完了信号7とアナログ入力信号及び変換ビットの第1のセットにより表された信号の間の差を表す残差アナログ出力信号4とを発生する第1の変換器ステージ2と、第1の完了信号を受信しクロック信号を発生するクロック発生回路8と、各々が残差アナログ出力信号及び共通参照電圧を受信するよう構成されクロック信号により動作されて複数の比較器決定を出力する複数の比較器と、複数の比較器決定を受信し変換ビットの第2のセットを発生するデジタル処理ステージとを備える第2の変換器ステージ9と、変換ビットの第1及び第2のセットを組み合わせることにより、アナログ入力信号のデジタル表現を発生する手段とを備える。【選択図】図1
請求項（抜粋）：
アナログ入力信号(1)を受信して、前記アナログ入力信号のデジタル表現(6)を出力するように構成されたアナログ-デジタル変換器回路であって、
前記アナログ入力信号(1)を受信し、変換ビットの第1のセット(3)と、第1の完了信号(7)と、前記アナログ入力信号及び前記変換ビットの第1のセットにより表された信号の間の差を表す残差アナログ出力信号(4)とを発生するように構成された第1の変換器ステージ(2)と、
前記第1の完了信号を受信し、クロック信号を発生するように構成されたクロック発生回路(8)と、複数の比較器であって、前記各比較器が前記残差アナログ出力信号及び共通参照電圧を受信するように構成され、前記クロック信号により動作されて複数の比較器決定を出力するように構成された複数の比較器と、前記複数の比較器決定を受信し、変換ビットの第2のセットを発生するように構成されたデジタル処理ステージ(9)とを備える第2の変換器ステージ(5)と、
前記変換ビットの第1のセットと前記変換ビットの第2のセットとを組み合わせることにより、前記アナログ入力信号の前記デジタル表現を発生する手段とを備えるアナログ-デジタル変換器回路。
IPC (1件)：
FI (1件)：
Fターム (11件)：
5J022AA02
, 5J022AA15
, 5J022BA01
, 5J022BA02
, 5J022BA06
, 5J022CA01
, 5J022CB01
, 5J022CB06
, 5J022CE01
, 5J022CE05
, 5J022CF01
