特許

J-GLOBAL ID：201303051389830463

半導体装置

発明者： 長田 健一 ,  石橋 孝一郎 ,  斉藤 良和 ,  西田 彰男 ,  中道 勝 ,  北井 直樹
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 徳若 光政
公報種別：特許公報
出願番号（国際出願番号）：特願2012-179999
公開番号（公開出願番号）：特開2012-230760
特許番号：特許第5246723号
出願日： 2012年08月15日
公開日（公表日）： 2012年11月22日
請求項（抜粋）：

【請求項1】 そのソース電極が電源線に接続される第1の負荷型Pチャネル型MOSトランジスタと、そのソース電極がソース線に接続され、そのドレイン電極が前記第1の負荷型Pチャネル型MOSトランジスタのドレイン電極に接続され、そのゲート電極が前記第1の負荷型Pチャネル型MOSトランジスタのゲート電極に接続される第1の駆動型Nチャネル型MOSトランジスタと、そのソース電極が前記電源線に接続される第2の負荷型Pチャネル型MOSトランジスタと、そのソース電極が前記ソース線に接続され、そのドレイン電極が前記第2の負荷型Pチャネル型MOSトランジスタのドレイン電極に接続されると共に前記第1の負荷型Pチャネル型MOSトランジスタ及び前記第1の駆動型Nチャネル型MOSトランジスタのゲート電極に接続され、そのゲート電極が前記第2の負荷型Pチャネル型MOSトランジスタのゲート電極に接続されると共に前記第1の負荷型Pチャネル型MOSトランジスタ及び前記第1の駆動型Nチャネル型MOSトランジスタのドレイン電極に接続される第2の駆動型Nチャネル型MOSトランジスタとを夫々が有する複数のスタティック型メモリセルを含む半導体集積回路装置であって、 前記電源線と前記ソース線との電位差である前記複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路とを具備し、 前記第1及び第2の負荷型Pチャネル型MOSトランジスタ及び前記第1及び第2の駆動型Nチャネル型MOSトランジスタのゲート絶縁膜厚は、4nm以下であり、 前記電源電圧制御回路は、動作状態では前記電源電圧を第1電圧とし、待機状態では前記電源電圧を前記第1電圧よりも小さい第2電圧とするように制御し、前記第1の負荷型Pチャネル型MOSトランジスタ及び前記第2の駆動型Nチャネル型MOSトランジスタがオン状態である場合に、前記第1の負荷型Pチャネル型MOSトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、前記第2の駆動型Nチャネル型MOSトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を前記動作状態に対し前記待機状態の方を小さくすることを特徴とする半導体集積回路装置。

IPC (4件)：

G11C 11/413 ( 200 6.01) ,  H01L 21/8244 ( 200 6.01) ,  H01L 27/11 ( 200 6.01) ,  H01L 27/10 ( 200 6.01)

FI (6件)：

G11C 11/34 A ,  H01L 27/10 381 ,  H01L 27/10 481 ,  H01L 27/10 471 ,  H01L 27/10 461 ,  G11C 11/34 335 A

引用特許：

出願人引用 (4件)

• 特許第4353393号
  
• 逆バイアスが加えられるパス・トランジスタを具備したメモリ・セル
  公報種別：公開公報   出願番号：特願平8-194172   出願人：サン・マイクロシステムズ・インコーポレーテッド
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平10-091846   出願人：ソニー株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-301546   出願人：日本電気株式会社

審査官引用 (4件)

• 特許第4353393号
  
• 逆バイアスが加えられるパス・トランジスタを具備したメモリ・セル
  公報種別：公開公報   出願番号：特願平8-194172   出願人：サン・マイクロシステムズ・インコーポレーテッド
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平10-091846   出願人：ソニー株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-301546   出願人：日本電気株式会社