特許

J-GLOBAL ID：201303053612911147

逐次比較型ADC及び逐次比較型ADCのテスト方法

発明者： 中村 将昭 ,  平井 宏治
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 家入 健
公報種別：公開公報
出願番号（国際出願番号）：特願2012-034994
公開番号（公開出願番号）：特開2013-172296
出願日： 2012年02月21日
公開日（公表日）： 2013年09月02日
要約：

【課題】短時間でリニアリティテストを行うことができる逐次比較型ADC及び逐次比較型ADCのテスト方法を提供すること。【解決手段】コンパレータ4の反転入力端子はDAC11の出力と接続される。逐次比較レジスタ2はデジタルコード値D[0:M-1]を出力する。DAC11は容量C1〜C2M-1、切替スイッチSW1〜SW2M-1を有し、上位ビットD[M:N-1]をDA変換する容量型DAC111を有する。制御回路1によりスイッチ5がコンパレータ4の2つの入力と固定電圧電源Vconとを接続し、通常のDA変換では第1の電源REF+と接続されない容量を含むように第1のデジタルコード値の上位ビットが示す数の容量が第1の電源REF+、他の容量が第2の電源REF-と接続される。コンパレータ4の反転入力と固定電圧電源Vconとの間が開放され、容量型DAC111は通常のDA変換を行い第2のデジタルコード値を出力する。【選択図】図1

請求項（抜粋）：

デジタルコード値に基づいて内部アナログ信号を出力するDACと、 第1の入力が前記DACの出力と接続されるコンパレータと、 前記デジタルコード値を出力する逐次比較レジスタと、 前記コンパレータに印可される電圧を切り替えるスイッチと、 前記DAC、前記逐次比較レジスタ及び前記スイッチを制御する制御回路と、を備え、 前記DACは、 Nビット(Nは、2以上の整数)の前記デジタルコード値を分割した上位ビット及び下位ビットの一方であるM(Nは、1≦M IPC (2件)：

H03M 1/10 ,  H03M 1/46

FI (2件)：

H03M1/10 C ,  H03M1/46

Fターム (7件)：

5J022AA02 ,  5J022AB02 ,  5J022AB04 ,  5J022AB09 ,  5J022AC04 ,  5J022CE08 ,  5J022CF01