特許

J-GLOBAL ID：201303059076020127

半導体装置及び半導体装置の製造方法

発明者： 小谷 淳二
出願人/特許権者： 富士通株式会社
代理人 (2件)： 伊東 忠彦 ,  山口 昭則
公報種別：公開公報
出願番号（国際出願番号）：特願2011-211562
公開番号（公開出願番号）：特開2013-074070
出願日： 2011年09月27日
公開日（公表日）： 2013年04月22日
要約：

【課題】絶縁耐圧が高く、オン抵抗を増加させることなく、ノーマリーオフとなる半導体装置を提供する。【解決手段】基板11の上に形成された第1の半導体層13と、前記第1の半導体層の上に形成された第2の半導体層14と、前記第2の半導体層の上に形成された第3の半導体層15と、前記第3の半導体層の上に形成されたゲート電極21と、前記第2の半導体層に接して形成されたソース電極22及びドレイン電極23と、を有し、前記第3の半導体層には、半導体材料にp型不純物元素がドープされており、前記第3の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする半導体装置。【選択図】図2

請求項（抜粋）：

基板の上に形成された第1の半導体層と、 前記第1の半導体層の上に形成された第2の半導体層と、 前記第2の半導体層の上に形成された第3の半導体層と、 前記第3の半導体層の上に形成されたゲート電極と、 前記第2の半導体層に接して形成されたソース電極及びドレイン電極と、 を有し、 前記第3の半導体層には、半導体材料にp型不純物元素がドープされており、 前記第3の半導体層は、前記ゲート電極の端部より、前記ドレイン電極が設けられている側に張出している張出領域を有していることを特徴とする半導体装置。

IPC (10件)：

H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 21/823 ,  H01L 27/06 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/336 ,  H01L 29/78

FI (6件)：

H01L29/80 H ,  H01L27/06 F ,  H01L21/28 301B ,  H01L29/58 G ,  H01L29/58 Z ,  H01L29/78 301B

Fターム (45件)：

4M104AA04 ,  4M104AA07 ,  4M104BB05 ,  4M104BB14 ,  4M104CC03 ,  4M104DD68 ,  4M104EE03 ,  4M104EE16 ,  4M104FF13 ,  4M104FF31 ,  4M104GG08 ,  4M104GG12 ,  4M104GG18 ,  4M104HH20 ,  5F102FA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD02 ,  5F102GD10 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GQ01 ,  5F102GR12 ,  5F102GS01 ,  5F102GT01 ,  5F102GV03 ,  5F102GV05 ,  5F102HC16 ,  5F140BA06 ,  5F140BA09 ,  5F140BB15 ,  5F140BB18 ,  5F140BD11 ,  5F140BE09 ,  5F140BF05 ,  5F140BF11 ,  5F140BF15 ,  5F140BJ07 ,  5F140BJ11 ,  5F140BJ15 ,  5F140CE02