特許

J-GLOBAL ID：201303059145172546

信号パス遅延を減少させたカラム冗長回路

発明者： ウェイ、ファンシン ,  菊川 博仁 ,  マー、シンシア
出願人/特許権者： モサイド・テクノロジーズ・インコーポレーテッド ,  パナソニック株式会社
代理人 (1件)： 大木 健一
公報種別：特許公報
出願番号（国際出願番号）：特願2000-580093
特許番号：特許第4965025号
出願日： 1999年10月29日
請求項（抜粋）：

【請求項1】 (a)ロー及びカラムに配列されたメモリ素子をそれぞれ含む複数のブロックであって、前記メモリ素子はカラムアドレス信号及びローアドレス信号をそれぞれのカラム及びローに与えることにより活性化され、前記ブロックはブロック選択信号により選択的に活性化され、 (b)入力で受けたデコードされたメモリアドレス信号に応答して、少なくとも1つの通常カラム(62)を作動させる通常カラムドライバ(66b)と、 (c)入力で受けた冗長カラムアドレス信号に応答して、少なくとも1つの冗長カラム(64)を選択的に作動させる冗長カラムドライバ(70)と、 (d)冗長カラムアドレス信号に応答して、選択的に冗長カラムドライバ(70)を作動させるとともに、プログラムされた欠陥メモリアドレスに関連づけられた通常カラムドライバ(66b)を作動させなくするスイッチ(72)と、を備え、通常及び冗長カラムメモリアドレス信号パスの間のタイミングに実質的な違いがない、半導体メモリ装置。

IPC (2件)：

G11C 29/00 ( 200 6.01) ,  G11C 11/401 ( 200 6.01)

FI (4件)：

G11C 29/00 603 F ,  G11C 29/00 603 G ,  G11C 29/00 603 H ,  G11C 11/34 371 D

引用特許：

審査官引用 (2件)

• 特開平1-125799
  
• 特許第2564507号