半導体装置およびその製造方法

発明者： , ,
出願人/特許権者：
代理人 (4件)：筒井大和 , 菅田篤志 , 筒井章子 , 坂次哲也
公報種別：公開公報
出願番号（国際出願番号）：特願2011-153937
公開番号（公開出願番号）：特開2013-021171
出願日： 2011年07月12日
公開日（公表日）： 2013年01月31日
要約：

【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、メモリアレイのレイアウト面積を低減する。【解決手段】給電領域において、メモリゲートシャント部が形成される領域の素子分離部に溝25が形成されており、選択ゲートシャント部に備わる選択ゲートシャント電極VCは、メモリセル形成領域に形成された選択ゲート電極CGに繋がる第1導電膜からなり、メモリゲートシャント部に備わるメモリゲートシャント電極VMは、給電領域に形成された選択ゲート電極CGの延長部の片側面の一部および素子分離部に形成された溝25の側面の一部に絶縁膜6b,6tおよび電荷蓄積層CSLを介してサイドウォール状に形成され、メモリセル形成領域に形成されたメモリゲート電極MGに繋がる第2導電膜からなる。【選択図】図2

請求項（抜粋）：

半導体基板に複数のメモリセルがアレイ状に形成されたメモリセル形成領域、および素子分離部上に設けられた給電領域を備える半導体装置であって、前記メモリセル形成領域に形成された前記メモリセルは、前記半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され、第1方向に沿って形成された第1導電膜からなる選択ゲート電極と、前記選択ゲート電極の片側面にサイドウォール状に形成された第2導電膜からなるメモリゲート電極と、前記選択ゲート電極と前記メモリゲート電極との間に形成され、かつ、前記メモリゲート電極と前記半導体基板との間に形成された第2ゲート絶縁膜と、を有し、前記給電領域には、前記選択ゲート電極の第1シャント部および前記メモリゲート電極の第2シャント部が互いに異なる領域に形成され、前記メモリゲート電極の前記第2シャント部が形成される領域の前記素子分離部に溝が形成されており、前記選択ゲート電極の第1シャント部は、第1電極と、前記第1電極と前記メモリセル形成領域に形成された前記選択ゲート電極とを繋ぐ前記第1方向に沿って延在する第1延長部とから構成され、前記第1電極および前記第1延長部は前記第1導電膜からなり、前記メモリゲート電極の第2シャント部は、第2電極と、前記第2電極と前記メモリセル形成領域に形成された前記メモリゲート電極とを繋ぐ前記第1方向に沿って延在する第2延長部とから構成され、前記第2電極および前記第2延長部は前記第2導電膜からなり、前記第2電極は、前記第1延長部の片側面の一部および前記溝の側面の一部に前記第2ゲート絶縁膜を介してサイドウォール状に形成されていることを特徴とする半導体装置。

IPC (6件)：

H01L 21/824 , H01L 27/115 , H01L 21/336 , H01L 29/788 , H01L 29/792 , H01L 27/10

FI (3件)：

H01L27/10 434 , H01L29/78 371 , H01L27/10 481

Fターム (45件)：

5F083EP18 , 5F083EP23 , 5F083EP33 , 5F083EP35 , 5F083EP68 , 5F083GA09 , 5F083HA02 , 5F083JA02 , 5F083JA06 , 5F083JA35 , 5F083JA36 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083KA02 , 5F083LA10 , 5F083LA21 , 5F083MA04 , 5F083MA05 , 5F083MA06 , 5F083MA16 , 5F083MA19 , 5F083MA20 , 5F083NA01 , 5F083PR09 , 5F083PR12 , 5F083PR40 , 5F083PR43 , 5F083PR44 , 5F083PR53 , 5F083PR54 , 5F083ZA05 , 5F083ZA06 , 5F101BA42 , 5F101BA45 , 5F101BB05 , 5F101BB08 , 5F101BD07 , 5F101BD15 , 5F101BD22 , 5F101BD27 , 5F101BD35 , 5F101BD36 , 5F101BH03 , 5F101BH21

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