特許

J-GLOBAL ID：201303076639012152

ブロックマッチング処理回路およびブロックマッチング処理方法

発明者： 榎本 忠儀
出願人/特許権者： 学校法人 中央大学
代理人 (2件)： 杉村 憲司 ,  大谷 令子
公報種別：公開公報
出願番号（国際出願番号）：特願2011-162127
公開番号（公開出願番号）：特開2013-026966
出願日： 2011年07月25日
公開日（公表日）： 2013年02月04日
要約：

【課題】消費電力を大幅に低減したブロックマッチング処理回路を提供する。【解決手段】ブロックマッチング処理回路は、2入力信号の差分絶対値を求める演算器と、演算器の全演算結果を順次階層的に加算する加算器回路と、加算器回路の出力結果を累算する第1および第2の累算器と、第1および第2の累算器から時系列的に出力される累算結果をそれぞれ分割する1対2分配器および1対4分配器と、1対2分配器の出力結果を格納する第1のレジスタと、第1のレジスタの値を加算する加算器と、加算器の出力結果を格納する第2のレジスタと、1対4分配器の出力結果を格納する第3のレジスタと、第3のレジスタの値を加算する加算器と、加算器の出力結果を格納する第4のレジスタと、第4のレジスタの値を加算する加算器と、加算器の出力結果を格納する第5のレジスタと、を含み、第1〜第5のレジスタが、差分絶対値和を出力する。【選択図】図4

請求項（抜粋）：

現フレーム画像内で設定されたn画素×n画素の符号化対象マクロブロックの画素と、前記画素に対応する参照フレーム画像内で選定された探索領域内の照合マクロブロックの画素と、の差分絶対値を、符号化対象マクロブロックの全画素に対して加算し、差分絶対値和を求めるためのブロックマッチング処理回路において、前記ブロックマッチング処理回路は、 2入力信号の差分絶対値を求めるn個の演算器と、 (n-1)個の加算器からなり、前記演算器の全演算結果を順次階層的に加算する加算器回路と、 前記加算器回路の出力結果を累算する第1の累算器および第2の累算器と、 前記第1の累算器から時系列的に出力される累算結果を2つに分割する1対2分配器と、 前記1対2分配器の出力結果を格納する第1のレジスタと、 前記第1のレジスタの値を加算する加算器と、 前記加算器の出力結果を格納する第2のレジスタと、

IPC (1件)：

H04N 7/32

FI (1件)：

H04N7/137 Z

Fターム (9件)：

5C159KK14 ,  5C159KK49 ,  5C159MA00 ,  5C159MA05 ,  5C159NN01 ,  5C159NN28 ,  5C159PP04 ,  5C159UA02 ,  5C159UA33