特許

J-GLOBAL ID：201303078058172712

不揮発性半導体記憶装置

発明者： 阪元 圭
出願人/特許権者： 株式会社東芝
代理人 (3件)： 伊丹 勝 ,  田村 和彦 ,  小永 兼
公報種別：公開公報
出願番号（国際出願番号）：特願2011-208194
公開番号（公開出願番号）：特開2013-069928
出願日： 2011年09月22日
公開日（公表日）： 2013年04月18日
要約：

【課題】非選択メモリセルに流れる逆方向電流を低減させた不揮発性半導体記憶装置を提供することを目的とする。【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、選択第1配線に選択第1配線電圧を供給し、非選択第1配線に非選択第1配線電圧を供給する第1配線制御回路と、アクセス対象となるメモリセルに接続された第2配線である選択第2配線に選択第2配線電圧を供給し、その他の第2配線である非選択第2配線に非選択第2配線電圧を供給する第2配線制御回路とを備え、メモリセルは、第1ダイオードのアノード側に第2配線が接続され、第1ダイオードのカソード側に第1配線が接続され、メモリセルアレイは、第2配線制御回路及びメモリセル間の第2配線に挿入され、第2配線制御回路側をアノード、メモリセル側をカソードとする第2ダイオードを有することを特徴とする。【選択図】図4

請求項（抜粋）：

互いに交差する複数の第1配線及び第2配線、並びに、前記複数の第1配線及び第2配線の各交差部に設けられ、可変抵抗素子及び第1ダイオードを直列接続してなる複数のメモリセルを有するメモリセルアレイと、 アクセス対象となる前記メモリセルに接続された前記第1配線である選択第1配線に選択第1配線電圧を供給し、その他の前記第1配線である非選択第1配線に非選択第1配線電圧を供給する第1配線制御回路と、 前記アクセス対象となるメモリセルに接続された前記第2配線である選択第2配線に選択第2配線電圧を供給し、その他の前記第2配線である非選択第2配線に非選択第2配線電圧を供給する第2配線制御回路と を備え、 前記メモリセルは、前記第1ダイオードのアノード側に前記第2配線が接続され、前記第1ダイオードのカソード側に前記第1配線が接続され、 前記メモリセルアレイは、前記第2配線制御回路及び前記メモリセル間の前記第2配線に挿入された前記第2配線制御回路側をアノード、前記メモリセル側をカソードとする第2ダイオードを有し、 前記非選択第2配線電圧は、前記非選択第1配線電圧よりも低く、 前記非選択第1配線電圧は、前記選択第1配線電圧よりも高く且つ前記選択第2配線よりも低く、 前記非選択第2配線電圧は、前記選択第1配線電圧よりも低く、 前記メモリセルアレイは、ウエル上に形成されており、 前記第2ダイオードは、前記ウエル中に形成された第1導電型不純物がドープされた第1導電型不純物領域、並びに、前記ウエル中に形成された前記第1導電型不純物とは異なる第2導電型不純物がドープされた第2導電型不純物領域からなり、 前記第2配線制御回路は、ソース及びドレインのいずれか一方を前記第2ダイオードの第1導電型不純物領域と共通に形成させた電界効果トランジスタを有する ことを特徴とする不揮発性半導体記憶装置。

IPC (7件)：

H01L 27/105 ,  G11C 13/00 ,  H01L 45/00 ,  H01L 49/00 ,  H01L 27/10 ,  H01L 29/861 ,  H01L 29/868

FI (8件)：

H01L27/10 448 ,  G11C13/00 170 ,  G11C13/00 110R ,  H01L45/00 Z ,  H01L49/00 Z ,  G11C13/00 120A ,  H01L27/10 481 ,  H01L29/91 C

Fターム (17件)：

5F083FZ10 ,  5F083GA05 ,  5F083GA09 ,  5F083GA12 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA44 ,  5F083JA60 ,  5F083LA02 ,  5F083LA04 ,  5F083LA05 ,  5F083LA10 ,  5F083MA06 ,  5F083MA19