半導体装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (3件)：宮崎昭夫 , 石橋政幸 , 緒方雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2012-207962
公開番号（公開出願番号）：特開2013-201414
出願日： 2012年09月21日
公開日（公表日）： 2013年10月03日
要約：

【課題】フォトリソグラフィー技術解像限界付近のパターン形成を安定して形成すると共に、コンタクトプラグなどの構造物における目合わせずれや接触面積の縮小による接触電気抵抗の増大や接続不良を解決する。エッチングによる埋め込み層を分離後に、エッチング残渣が生じることを防止する。【解決手段】第1の溝の内壁上に下地層を形成した後、第1の溝を埋め込むように埋め込み層を形成する。下地層と埋め込み層の上面を第1の溝の上端より低い位置まで後退させた後、下地層及び埋め込み層上に露出している第1の溝の側壁を覆うサイドウォールを形成する。サイドウォールをマスクとして下地層のエッチングレートが埋め込み層のエッチングレートよりも高くなるように下地層及び埋め込み層をエッチングして、第2の方向に分離する。【選択図】図21

請求項（抜粋）：

半導体基板上の絶縁膜に、第1の方向に延在し、底部の幅より上部の幅が広い第1の溝を形成する工程と、前記第1の溝の内壁上に、下地層を形成する工程と、前記第1の溝を埋め込むように、前記下地層よりもエッチング速度の遅い埋め込み層を形成する工程と、前記下地層と前記埋め込み層をエッチバックして、前記下地層と前記埋め込み層の上面が前記第1の溝の上端より低くなる位置まで後退させる工程と、前記下地層及び前記埋め込み層上に露出している前記第1の溝の側壁を覆うサイドウォールを形成する工程と、前記サイドウォールをマスクとして、前記下地層及び前記埋め込み層をエッチングして第1の方向に垂直な方向となる第2の方向に分離する工程と、を有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/824 , H01L 27/108

FI (2件)：

H01L27/10 621C , H01L27/10 671B

Fターム (18件)：

5F083AD04 , 5F083AD24 , 5F083AD48 , 5F083AD49 , 5F083GA27 , 5F083JA02 , 5F083JA05 , 5F083JA35 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083MA05 , 5F083MA06 , 5F083MA17 , 5F083MA20 , 5F083NA01 , 5F083PR09 , 5F083PR40

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