特許

J-GLOBAL ID：201303082104572094

半導体装置および半導体装置の製造方法

発明者： 五十嵐 弘文
出願人/特許権者： 株式会社東芝
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2012-038873
公開番号（公開出願番号）：特開2013-175581
出願日： 2012年02月24日
公開日（公表日）： 2013年09月05日
要約：

【課題】電界効果トランジスタ間のしきい値を互いに異ならせるとともに、電界効果トランジスタのゲート長の増大を抑制しつつ、バンド間リークの増大を抑制する。【解決手段】ゲート電極4a、4bおよびサイドウォール5a、6a、5bをマスクとして不純物の斜めイオン注入P2を半導体基板1に行うことにより、ゲート電極4a下に配置されたチャネル不純物層8aを半導体基板1に形成するとともに、ゲート電極4b下に配置されたチャネル不純物層8bを半導体基板1に形成する。【選択図】 図2

請求項（抜粋）：

第1のゲート絶縁膜を介して半導体基板上に形成された第1のゲート電極と、 前記第1のゲート絶縁膜と実効膜厚が等しい第2のゲート絶縁膜を介して前記半導体基板上に形成され、前記第1のゲート電極とゲート長が等しい第2のゲート電極と、 前記第1のゲート電極の側壁に形成された第1のサイドウォールと、 前記第1のサイドウォールの側壁に形成された第2のサイドウォールと、 前記第2のゲート電極の側壁に形成された第3のサイドウォールと、 前記第2のサイドウォールの側壁に形成された第4のサイドウォールと、 前記第3のサイドウォールの側壁に形成された第5のサイドウォールと、 前記第2のサイドウォールに対して自己整合的に前記第1のゲート電極下に形成された第1のチャネル不純物層と、 前記第3のサイドウォールに対して自己整合的に前記第2のゲート電極下に形成された第2のチャネル不純物層と、 前記第4のサイドウォールに対して自己整合的に前記半導体基板に形成された第1のソース/ドレイン層と、 前記第5のサイドウォールに対して自己整合的に前記半導体基板に形成された第2のソース/ドレイン層とを備え、 前記第1のサイドウォールと前記第3のサイドウォールとはその膜厚が等しく、それぞれ半導体基板上に形成され、 前記第2のサイドウォールと前記第5のサイドウォールとはその膜厚が等しく、それぞれ半導体基板上に形成されていることを特徴とする半導体装置。

IPC (2件)：

H01L 21/823 ,  H01L 27/088

FI (2件)：

H01L27/08 102B ,  H01L27/08 102C

Fターム (15件)：

5F048AA07 ,  5F048AB10 ,  5F048AC01 ,  5F048BA01 ,  5F048BA14 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BB18 ,  5F048BC06 ,  5F048BD04 ,  5F048BG13 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30