特許

J-GLOBAL ID：201303084541537934

半導体装置

発明者： 吉田 和宏
出願人/特許権者： エルピーダメモリ株式会社
代理人 (4件)： 鷲頭 光宏 ,  緒方 和文 ,  黒瀬 泰之 ,  三谷 拓也
公報種別：公開公報
出願番号（国際出願番号）：特願2012-072868
公開番号（公開出願番号）：特開2013-207455
出願日： 2012年03月28日
公開日（公表日）： 2013年10月07日
要約：

【課題】半導体装置の補償容量による電源スタンバイにともなう遅延を抑制する。【解決手段】容量素子C2は、第1の電源線VL1と第1のスイッチ素子SW1を介して接続され、かつ、第2の電源線VL2と第2のスイッチ素子SW2を介して接続される。第2電源制御回路128は、スイッチ素子SW1,SW2を制御する。第2電源制御回路128は、第1の電源線VL1のみに電圧が供給される第1の期間においては第1のスイッチ素子SW1をオンにして第1の電源線VL1と容量素子C2を接続し、第1および第2の電源線VL1,VL2の双方に電圧が供給される第2の期間においては第2のスイッチ素子SW2をオンにして第2の電源線VL2と容量素子C2を接続する。【選択図】図2

請求項（抜粋）：

第1及び第2の電源線と、 前記第1及び第2の電源線との間に設けられた第1のスイッチ素子と、 容量素子と、 前記第2の電源線と前記容量素子との間に設けられた第2のスイッチ素子と、 前記第1及び第2のスイッチ素子が少なくともオフ状態の時に前記容量素子を前記第1の電源線に電気的に接続する回路手段と、を備える半導体装置。

IPC (6件)：

H03K 19/00 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 21/824 ,  H01L 27/108 ,  G11C 11/407

FI (6件)：

H03K19/00 A ,  H01L27/04 H ,  H01L27/04 D ,  H01L27/10 681F ,  H01L27/10 615 ,  G11C11/34 354F

Fターム (38件)：

5F038AC03 ,  5F038AC05 ,  5F038AC15 ,  5F038BH19 ,  5F038CD02 ,  5F038CD06 ,  5F038CD09 ,  5F038CD14 ,  5F038CD16 ,  5F038DF05 ,  5F038DF08 ,  5F038DF17 ,  5F038EZ08 ,  5F038EZ20 ,  5F083AD14 ,  5F083GA01 ,  5F083GA11 ,  5F083GA12 ,  5F083LA10 ,  5F083LA21 ,  5F083LA25 ,  5F083ZA01 ,  5J056AA00 ,  5J056BB02 ,  5J056CC03 ,  5J056DD51 ,  5J056FF07 ,  5J056GG04 ,  5M024AA18 ,  5M024BB29 ,  5M024BB32 ,  5M024BB38 ,  5M024FF20 ,  5M024KK18 ,  5M024LL03 ,  5M024PP01 ,  5M024PP03 ,  5M024PP04