特許
J-GLOBAL ID：201303088500910812
インターポーザの製造方法および半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (3件)：
米田 潤三
, 皿田 秀夫
, 太田 昌孝
公報種別：公開公報
出願番号（国際出願番号）：特願2012-095677
公開番号（公開出願番号）：特開2013-222943
出願日： 2012年04月19日
公開日（公表日）： 2013年10月28日
要約：
【課題】半導体チップの半導体装置への実装における端子接続の狭ピッチ化、多ピン化に対応したインターポーザの製造方法と半導体装置の製造方法を提供する。【解決手段】インターポーザの製造方法を、複数の導電性線状体(11)を所定のピッチPで配列する配列工程と、ブロック体作製工程と、ベース基材作製工程と、導電体層形成工程と、パターニング工程と、多層配線層形成工程と、を有するものとし、配列工程では、導電性線状体(11)の太さDに対して2D≦P<4Dの関係を満足するようにピッチPを設定するようにした。【選択図】 図2
請求項（抜粋）：
複数の導電性線状体を、所定のピッチPで配列する配列工程と、
配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたブロック体を作製するブロック体作製工程と、
前記導電性線状体が長手方向で分断されるように前記ブロック体を切断して、前記導電性線状体からなる表裏導通部材の端部が両主面の一部の領域あるいは全域に位置しているベース基材を作製するベース基材作製工程と、
前記ベース基材の前記表裏導通部材に接続するように前記ベース基材の両主面に導電体層を形成する導電体層形成工程と、
前記ベース基材の両主面に形成した前記導電体層をパターニングして導電体層パターンを形成するパターニング工程と、
前記ベース基材の両主面に形成した前記導電体層パターンの少なくとも一方の導電体層パターンに多層配線層を形成する多層配線層形成工程と、を有し、
前記配列工程では、前記導電性線状体の太さDに対して2D≦P<4Dの関係を満足するように前記ピッチPを設定することを特徴とするインターポーザの製造方法。
IPC (4件)：
H01L 23/32
, H01L 23/12
, H01L 25/04
, H01L 25/18
H01L23/32 D
, H01L23/12 501T
, H01L25/04 Z
