特許

J-GLOBAL ID：201303092704069898

プログラマブルロジックデバイス

発明者： 杉山 巌
出願人/特許権者： 富士通株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2011-164384
公開番号（公開出願番号）：特開2013-030906
出願日： 2011年07月27日
公開日（公表日）： 2013年02月07日
要約：

【課題】ロジックブロックユニットの演算構成と接続を高速に変更可能なプログラマブルロジックデバイスを提供する。【解決手段】コンフィグレーションコントロール回路(213)は、第1のコンフィグレーション情報に応じてロジックブロックユニット(210)の演算構成と接続を制御する。データコントロール回路(211)は、第1の入力データストリームをロジックブロックユニットに出力し、ロジックブロックユニットは、第1の入力データストリームの論理演算結果を出力する。コンフィグレーションコントロール回路は、データコントロール回路が第1の入力データストリームをロジックブロックユニットに出力している間に、第2のコンフィグレーション情報を入力して記憶し、ロジックブロックユニットが第1の入力データストリームの論理演算を終了すると、第2のコンフィグレーション情報に応じてロジックブロックユニットの演算構成と接続を制御する。【選択図】図3

請求項（抜粋）：

論理演算を行う複数のロジックブロックを含み、前記複数のロジックブロックをプログラマブルに接続可能であり、入力データストリームを前記複数のロジックブロックにより論理演算するロジックブロックユニットと、 コンフィグレーション情報に応じて、前記ロジックブロックユニット内の複数のロジックブロックの演算構成と接続を制御するコンフィグレーションコントロール回路と、 前記ロジックブロックユニットに前記入力データストリームを出力するデータコントロール回路とを有し、 前記コンフィグレーションコントロール回路は、第1のコンフィグレーション情報に応じて前記ロジックブロックユニット内の複数のロジックブロックの演算構成と接続を制御し、 その後、前記データコントロール回路は、第1の入力データストリームを前記ロジックブロックユニットに出力し、前記ロジックブロックユニットは、前記第1の入力データストリームの論理演算結果を出力し、 前記コンフィグレーションコントロール回路は、前記データコントロール回路が前記第1の入力データストリームを前記ロジックブロックユニットに出力している間に、第2のコンフィグレーション情報を入力して記憶し、前記ロジックブロックユニットが前記第1の入力データストリームの論理演算を終了すると、前記第2のコンフィグレーション情報に応じて前記ロジックブロックユニット内の複数のロジックブロックの演算構成と接続を制御し、 その後、前記データコントロール回路は、第2の入力データストリームを前記ロジックブロックユニットに出力し、前記ロジックブロックユニットは、前記第2の入力データストリームの論理演算結果を出力することを特徴とするプログラマブルロジックデバイス。

IPC (1件)：

H03K 19/177

FI (1件)：

H03K19/177

Fターム (6件)：

5J042BA11 ,  5J042CA02 ,  5J042CA13 ,  5J042CA15 ,  5J042CA20 ,  5J042DA03