特許

J-GLOBAL ID：201303094258144123

半導体装置の製造方法

発明者： 佐々木 淳 ,  小柳 忠
出願人/特許権者： エルピーダメモリ株式会社
代理人 (3件)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2012-007016
公開番号（公開出願番号）：特開2013-149660
出願日： 2012年01月17日
公開日（公表日）： 2013年08月01日
要約：

【課題】半導体ウエハ上に接着層が残り難く、且つ半導体ウエハにクラックが生じ難い、半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体ウエハ10を準備する工程と、半導体ウエハ10から接着層23を剥離する工程と、を含む。準備された半導体ウエハ10は、マトリックス状にバンプ電極19が配列されて成るバンプ電極群29を有する少なくとも1つの半導体チップ13と、バンプ電極19を有する一面に形成された接着層23と、を有する。バンプ電極群29は、第1の方向D1に沿ったバンプ電極19の数よりも第2の方向D2に沿ったバンプ電極19の数の方が小さくなるようにバンプ電極19が配列されて成る。半導体ウエハ10から接着層23を剥離する工程では、第1の方向D1における半導体ウエハ10の一端側から第1の方向D1に沿って、半導体ウエハ10から接着層23を剥離する。【選択図】 図8

請求項（抜粋）：

マトリックス状にバンプ電極が配列されて成るバンプ電極群を有する少なくとも1つの半導体チップと、前記バンプ電極を有する一面に形成された接着層と、を有する半導体ウエハであって、前記バンプ電極群は第1の方向に沿った前記バンプ電極の数よりも第2の方向に沿った前記バンプ電極の数の方が小さくなるように前記バンプ電極が配列されて成る半導体ウエハを準備する工程と、 前記第1の方向における前記半導体ウエハの一端側から前記第1の方向に沿って、前記半導体ウエハから前記接着層を剥離する工程と、を含む半導体装置の製造方法。

IPC (5件)：

H01L 23/12 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 21/683

FI (3件)：

H01L23/12 501P ,  H01L25/08 Z ,  H01L21/68 N

Fターム (10件)：

5F031CA02 ,  5F031DA13 ,  5F031GA23 ,  5F031HA78 ,  5F031MA34 ,  5F031MA35 ,  5F031MA37 ,  5F031MA38 ,  5F031MA39 ,  5F031PA20