特許

J-GLOBAL ID：201303094825196318

メモリアクセス装置

発明者： 金 井 達 徳
出願人/特許権者： 株式会社東芝
代理人 (5件)： 勝沼 宏仁 ,  佐藤 泰和 ,  川崎 康 ,  関根 毅 ,  重野 隆之
公報種別：公開公報
出願番号（国際出願番号）：特願2013-111086
公開番号（公開出願番号）：特開2013-191227
出願日： 2013年05月27日
公開日（公表日）： 2013年09月26日
要約：

【課題】ランダムアクセス可能な不揮発性メモリにおける不良メモリセルを救済し、かつアクセス時間を低減する。【解決手段】書き込みデータの冗長化符号処理を行う冗長化符号回路1と、前記冗長化符号処理されたデータの各ビットの値を反転するインバータ回路3と、選択信号に基づいて、前記冗長化符号処理されたデータ及び前記各ビットの値が反転されたデータのいずれか一方を選択するセレクタ4と、前記選択されたデータを記憶するメモリ7と、前記メモリから読み出されるデータと、前記選択されたデータとを比較し、比較結果を示す比較結果信号を出力する比較器5と、前記比較結果に基づいて前記選択信号を生成し出力する書き込み制御回路6と、前記メモリから読み出されるデータを冗長化復号処理して出力する冗長化復号回路2と、を備える。【選択図】図1

請求項（抜粋）：

書き込みデータの冗長化符号処理を行う冗長化符号回路と、 前記冗長化符号回路により冗長化符号処理されたデータが与えられ、前記冗長化符号処理されたデータの各ビットの値を反転するインバータ回路と、 前記冗長化符号処理されたデータ及び前記インバータ回路により反転されたデータが与えられ、選択信号に基づいていずれか一方を選択するセレクタと、 前記セレクタで選択されたデータが記憶されているメモリから読み出されるデータと、前記冗長化符号処理されたデータ及び前記インバータ回路により反転されたデータのいずれか一方とを比較し、比較結果を示す比較結果信号を出力する比較器と、 前記メモリの書き込み制御を行うと共に、前記比較結果信号が与えられ、前記比較結果信号に示される前記比較結果に基づいて前記選択信号を生成し出力する書き込み制御回路と、 前記メモリから読み出されるデータを冗長化復号処理して出力する冗長化復号回路と、 を備え、 前記書き込みデータをnビット(nは1以上の整数)とすると、冗長化符号処理されたデータ及び前記メモリから読み出されるデータはn+1ビットとなり、前記冗長化復号処理されたデータはnビットとなり、 前記冗長化符号回路は、n-1個のXORゲートを有し、 第1のXORゲートには前記書き込みデータの1ビット目と2ビット目とが与えられ、 第kのXORゲート(kは2≦k≦n-1を満たす整数)には第k-1のXORゲートの出力値と前記書き込みデータのk+1ビット目が与えられ、 出力の1ビット目として0を出力し、2ビット目として前記書き込みデータの1ビット目と同じ値を出力し、3ビット目として前記第1のXORゲートの出力値を出力し、k+2ビット目として前記第kのXORゲートの出力値を出力することを特徴とするメモリアクセス装置。

IPC (1件)：

G06F 12/16

FI (2件)：

G06F12/16 320M ,  G06F12/16 310K

Fターム (7件)：

5B018GA02 ,  5B018GA06 ,  5B018HA14 ,  5B018KA11 ,  5B018NA01 ,  5B018QA15 ,  5B018RA03