特許

J-GLOBAL ID：201303095823875583

半導体素子の製造方法

発明者： 朴 相▲いく▼ ,  李 光鎔 ,  宋 昊建
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願2012-125971
公開番号（公開出願番号）：特開2012-253354
出願日： 2012年06月01日
公開日（公表日）： 2012年12月20日
要約：

【課題】 製造コストの低減が可能な半導体素子の製造方法を提供する。【解決手段】 第1再配線層400は、金属バンプ層320の一部分を露出するように形成される。第1再配線層400は、第1拡張パッド部410、第1延長部420及び第1連結部430を備える。第1拡張パッド部410は、金属パッド120と電気的に接続し、外部装置と接続する。第1延長部420は、金属バンプ層320上から第1拡張パッド部410上に延びるように形成される。第1連結部430は、スクライブレーン領域SRに形成され、複数の第1再配線層400を電気的に連結する。第1再配線層400は、銀、ニッケルまたは銅を含むペーストまたはインクを利用したプリンティング方法、または、ロールオフセットプリンティング方法によって形成される。これにより、金属パッドと再配線層との接触抵抗を小さくするとともに、製造コストを低減することができる。【選択図】 図5

請求項（抜粋）：

上面に回路部が形成され、前記回路部と電気的に連結される金属パッド及び前記回路部を覆って前記金属パッドを露出させる保護層が形成された半導体基板を用意する段階と、 前記金属パッドと電気的に連結され、前記金属パッド上で前記保護層上に延びるようにプリンティング方法によって第1再配線層を形成する段階と、 前記第1再配線層をシードとして、前記第1再配線層上に電気めっきで第2再配線層を形成する段階と、 を含む半導体素子の製造方法。

IPC (7件)：

H01L 21/320 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 21/60

FI (7件)：

H01L21/88 T ,  H01L27/10 434 ,  H01L27/10 311 ,  H01L27/10 371 ,  H01L27/10 481 ,  H01L27/10 495 ,  H01L21/92 604D

Fターム (65件)：

5F033GG00 ,  5F033GG01 ,  5F033GG02 ,  5F033GG03 ,  5F033GG04 ,  5F033HH07 ,  5F033HH08 ,  5F033HH11 ,  5F033HH13 ,  5F033HH14 ,  5F033JJ01 ,  5F033JJ07 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ13 ,  5F033JJ14 ,  5F033KK07 ,  5F033KK11 ,  5F033KK14 ,  5F033MM05 ,  5F033MM21 ,  5F033NN03 ,  5F033NN12 ,  5F033PP26 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ09 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ41 ,  5F033QQ48 ,  5F033QQ94 ,  5F033RR21 ,  5F033TT04 ,  5F033UU03 ,  5F033VV01 ,  5F033VV07 ,  5F033VV13 ,  5F033VV16 ,  5F033XX03 ,  5F033XX09 ,  5F033XX33 ,  5F033XX34 ,  5F083AD00 ,  5F083BS00 ,  5F083ER22 ,  5F083GA02 ,  5F083GA27 ,  5F083GA28 ,  5F083HA02 ,  5F083HA06 ,  5F083JA31 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083MA06 ,  5F083MA16 ,  5F083PR23 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA13 ,  5F083ZA14 ,  5F083ZA28 ,  5F083ZA29