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J-GLOBAL ID：201402209781380600   整理番号：14A1152365

待機時のデータ保持と待機時消費電力の低減を両立した1電源6-Tr CMOS SRAMの開発

Development of a Low Standby Power Six-Transistor CMOS SRAM Employing a Single Power Supply

著者 (3件)： 伊藤隆祐 (中央大 大学院理工学研究科) ,  小林伸彰 (中央大 大学院理工学研究科) ,  榎本忠儀 (中央大 大学院理工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 114  号： 175(ICD2014 31-52)  ページ： 59-64  発行年： 2014年07月28日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 低電圧データ書き込み・データ読み出しを可能とし,待機時のデータ保持と低消費電力化を両立した1電源6-Tr CMOS SRAMを開発した。本SRAM実現のため,メモリセルへの供給電圧を書き込み時とデータ保持時に降圧し,読み出し時に昇圧する電圧レベル変換(Self-controllable Voltage Level;SVL)回路,ワード線への供給電圧を書き込み時に昇圧し,読み出し時に降圧するSVL回路を開発し,2-kbit,90-nm CMOS SRAMに適用した。電源電圧が1Vの時,本SRAMの待機時消費電力は0.984μWで,従来形SRAMの待機時消費電力(10.28μW)の9.57%であった。改良形SRAMの保持マージンは0.1839V,従来形SRAMの保持マージンは0.343Vであった。なお,SVL回路の面積オーバーヘッドは従来形SRAMの1.383%である。(著者抄録)

シソーラス用語： *電力 ,  *保持 ,  *半導体チップ ,  抑制 ,  電圧 ,  電圧制御 ,  漏れ電流
準シソーラス用語： *SRAMチップ ,  *データ保持 ,  リーク電流 ,  駆動電圧 ,  自己制御 ,  *待機電力 ,  電圧調整 ,  電力低減

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (7件)：

• 榎本、 「ナノCMOS集積回路」、培風館、 pp.48-54、 pp.235-240、2010年05月11日。
• T.Kuroda, T. Fujita, S. Mita, T. Nagamatsu, S. Yoshioka, K. Suzuki, F. Sano, M. Norishima, M. Murota, M. Kako, M.Kinugawa, M. Kakumu, and T. Sakurai,"A 0.9-V,150-MHz,10-mW,4mm² 2-D discrete cosine transform core processor with variable threshold-voltage (V_t) scheme,"IEEE Jour. of Solid-State Circuits, vol.31, no.11, pp.1770-1779, Nov. 1996.
• T.Enomoto, Y. Oka, and H. Shikano,"A Self-Controllable Voltage Level (SVL) Circuit and Its Low-Power, High-Speed CMOS Circuit Applications,"IEEE Jor. Of Solid-Stage Circuits, vol.38, no.5, pp.1220-1226, July 2003.
• 伊藤、小林、榎本、 「不揮発性CMOS SRAMの開発」、 信学総合大会講演論文集、エレクトロニクス講演論文集2、C-12-10、2013年3月19日。
• 小林、榎本、 「読み・書きマージンを拡大した低電圧動作6-Tr CMOS SRAM」、2013年電子情報通信学会エレクトロニクスソサエティ大会、エレクトロニクス講演論文集2、C-12-36、 p.96、2013年9月19日。

タイトルに関連する用語 (7件)： 待機 ,  データ保持 ,  消費電力 ,  TR ,  CMOS ,  SRAM ,  開発