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J-GLOBAL ID：201402213370721977   整理番号：14A0575571

20nmプレーナNANDフラッシュメモリ特性に及ぼす高密度ナノドット型貯蔵層構造による効果

Effect with high density nano dot type storage layer structure on 20nm planar NAND flash memory characteristics

著者 (8件)： SASAKI Takeshi (Tohoku Univ., Sendai, JPN) ,  SASAKI Takeshi (JST-CREST, Sendai, JPN) ,  MURAGUCHI Masakazu (Tohoku Univ., Sendai, JPN) ,  MURAGUCHI Masakazu (JST-CREST, Sendai, JPN) ,  SEO Moon-Sik (SK hynix Inc., Gyeonggi, KOR) ,  PARK Sung-Kye (SK hynix Inc., Gyeonggi, KOR) ,  ENDOH Tetsuo (Tohoku Univ., Sendai, JPN) ,  ENDOH Tetsuo (JST-CREST, Sendai, JPN)
資料名： Japanese Journal of Applied Physics  (Japanese Journal of Applied Physics)
巻： 53  号： 4S  ページ： 04ED17.1-04ED17.8  発行年： 2014年04月 
JST資料番号： G0520B  ISSN： 0021-4922  CODEN： JJAPB6  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： NANDフラッシュメモリ特性に及ぼす貯蔵層構造の影響を考慮して,将来のナノドット型NANDフラッシュメモリセルの長所,関心事,設計原理を明らかにした。フローティングゲート型と比べたNANDフラッシュメモリ用のナノドットセルの特性をデバイスシミュレーションにより読出し,消去,プログラム動作,セル-セル干渉を通して包括的に調べた。読出しスループットの低下(セル電流の0.7%低下)と遅いプログラム時間(26%遅いプログラム閾値電圧偏移)及び高密度(10×10¹²cm^-2)のナノドットNANDは依然として関心事で,高密度(10×10¹²cm^-2)でのセル-セル干渉の抑制はフローティングゲートNANDと比べ,スケーリング及び多レベルセル(MLC)動作の最も重要な役割をする。これらの結果から,MLC動作のメモリ容量増加と貯蔵層のドット数で生じる閾値電圧変動の抑制のためには,設計知識は高いナノドット密度よりもナノドット数の制御を必要であることを示した。また,メモリ触媒を増やすために,直接トンネリング機構によるプログラミング/消去のために,ナノドットを有するトンネル酸化膜の厚みを通常の設計のナノドットセルよりも厚く(>3nm)設計すべきであることを示した。(翻訳著者抄録)

シソーラス用語： *フラッシュメモリ ,  *ナノ構造 ,  フローティングゲート ,  計算機シミュレーション ,  記憶容量 ,  酸化膜 ,  絶縁膜 ,  *NANDフラッシュメモリ ,  *ナノドット ,  計算機利用 ,  利用 ,  化成皮膜
準シソーラス用語： デバイスシミュレーション ,  トンネル酸化膜 ,  メモリ容量

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (30件)：

• S. Lee, 4th Int. Memory Workshop, 2012.
• Y. Li, S. Lee, Y. Fong, F. Pan, T.-C. Kuo, J. Park, T. Samaddar, H. T. Nguyen, M. L. Mui, K. Htoo, T. Kamei, M. Higashitani, E. Yero, G. Kwon, P. Kliza, J. Wan, T. Kaneko, H. Maejima, H. Shiga, M. Hamada, N. Fujita, K. Kanebako, E. Tam, A. Koh, I. Lu, C. C.-H. Kuo, T. Pham, J. Huynh, Q. Nguyen, H. Chibvongodze, M. Watanabe, K. Oowada, G. Shah, B. Woo, R. Gao, J. Chan, J. Lan, P. Hong, L. Peng, D. Das, D. Ghosh, V. Kalluru, S. Kulkarni, R.-A. Cernea, S. Huynh, D. Pantelakis, C.-M. Wang, and K. Quader, IEEE J. Solid-State Circuits 44, 195 (2009).
• S.-H. Shin, D.-K. Shim, J.-Y. Jeong, O.-S. Kwon, S.-Y. Yoon, M.-H. Choi, T.-Y. Kim, H.-W. Park, H.-J. Yoon, Y.-S. Song, Y.-H. Choi, S.-W. Shim, Y.-L. Ahn, K.-T. Park, J.-M. Han, K.-H. Kyung, and Y.-H. Jun, Symp. VLSI Circuits Dig. Tech. Pap., 2012, p. 132.
• S. Tiwari, F. Rana, H. Hanafi, A. Hartstein, E. F. Crabbé, and K. Chan, Appl. Phys. Lett. 68, 1377 (1996).
• S. Miyazaki, Y. Hamamoto, E. Yoshida, M. Ikeda, and M. Hirose, Thin Solid Films 369, 55 (2000).

タイトルに関連する用語 (6件)： プレーナ ,  NANDフラッシュメモリ ,  高密度 ,  ナノドット ,  貯蔵 ,  層構造