文献

J-GLOBAL ID：201402217423068265   整理番号：14A0957102

高速パターン更新のための部分再構成を利用した面積効率の良い正規表現マッチングエンジン

An Area Efficient Regular Expression Matching Engine Using Partial Reconfiguration for Quick Pattern Updating

著者 (4件)： WAKABA Yoichi (Graduate School of Information Sciences, Hiroshima City Univ.) ,  WAKABAYASHI Shin’ichi (Graduate School of Information Sciences, Hiroshima City Univ.) ,  NAGAYAMA Shinobu (Graduate School of Information Sciences, Hiroshima City Univ.) ,  INAGI Masato (Graduate School of Information Sciences, Hiroshima City Univ.)
資料名： IPSJ Transactions on System LSI Design Methodology (Web)  (IPSJ Transactions on System LSI Design Methodology (Web))
巻： 7  ページ： 110-118 (J-STAGE)  発行年： 2014年 
JST資料番号： U0110A  ISSN： 1882-6687  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本稿では,コンパクトであるがパターンの高速更新が可能な正規表現マッチングエンジンを実現するために,部分再構成を利用する方法を提案した。提案の方法では,一組の部分回路をあらかじめ準備しておき,各部分回路は異なるクラスの正規表現を取り扱かうようにした。正規表現パターンが与えられたとき,そのパターンに応じて部分回路を部分再構成によって結合することによって,そのパターン専用のコンパクトなマッチングエンジンをFPGA上に実装した。これにより回路の再設計を必要としないで,迅速にパターンを更新することができた。提案の方法によれば,従来方法と比較してパターン更新時間を著しく増加させることなく,回路規模を60%低減できることを実験で示した。(翻訳著者抄録)

シソーラス用語： *正規表現 ,  *マッチング ,  再構成 ,  効率 ,  高速化 ,  FPGA ,  規模 ,  *実装
準シソーラス用語： *FPGA実装 ,  回路規模 ,  部分再構成 ,  *文字列マッチング ,  面積効率

分類 (2件)： 半導体集積回路  (NC03162T) ,  検索技術  (AC06020S)

タイトルに関連する用語 (5件)： 更新 ,  部分再構成 ,  面積効率 ,  正規表現 ,  マッチング