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J-GLOBAL ID：201402222905739110   整理番号：13A1955785

MC-CDMA受信機のための動的再構成可能な完全最適化低出力FFTアーキテクチャの設計

Design of dynamically reconfigurable fully optimized low power FFT architecture for MC-CDMA receiver

著者 (2件)： SAKTHIVEL R. (VLSI Div., VIT Univ.) ,  KITTUR Harish M (VLSI Div., VIT Univ.)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 10  号： 12  ページ： 20130252-20130252 (J-STAGE)  発行年： 2013年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本研究は,MC-CDMA受信機のための低出力高性能受信機アーキテクチャを提供することを目標としている。我々は,チャンネルパラメータ(即ち)遅延拡散に基づき,64ポイントから16ポイントに切り替えるための動的再構成可能なFFTアーキテクチャを準備した,そうでなければそのアーキテクチャは,我々の出力低減の潜在源である最悪ケースのFFT長さに対して設計されていた。短い長さから長い長さのFFTへの又は逆の切替のために,FFT点再構築可能性技術を用いたクロックゲート調整が使用された。この研究は,データ依存性に基づく,FFTの主要な内部ブロックにおける出力低減の種々の可能な方法を探索している。シミュレーション結果は,電力消耗,面積,及び性能の観点から,既存のシステムと比較される。結果は,我々が,50%以上の全体の電力低減,及び4.13%の軽微な面積増加と共に約24%に達する性能改善を達成できたことを示す。提案されたアーキテクチャは,Verilog HDLを用いてモデル化され,Cadence社のNCLaunchを用いて模擬され,そしてTSMC 社の180nm及び45nm技術を用いて合成された。(翻訳著者抄録)

シソーラス用語： *受信機 ,  CDMA ,  *高速Fourier変換 ,  *計算機アーキテクチャ ,  クロック ,  伝搬特性 ,  遅延特性
準シソーラス用語： *FFT【変換】 ,  *アーキテクチャ ,  ゲート遅延 ,  遅延拡散

分類 (3件)： 半導体集積回路  (NC03162T) ,  その他の応用  (NC06040B) ,  無線通信一般  (ND08010L)

引用文献 (5件)：

• [1] W. Han, A. T. Erdogan, T. Arslan and M. Hasan: IEEE Int. Symp. Circuit and Systems (ISCAS) 5 (2005) 5274.
• [2] W. Han, A. T. Erdogan, T. Arslan and M. Hasan: IEEE Signal Processing Systems Workshop (SIPS) (2004).
• [3] K. Maharatna, E. Grass and U. Jagdhold: IEEE J. Solid-State Circuits 39 [3] (2004) 484.
• [4] W. Han, A. T. Erdogan, T. Arslan and M. Hasan: ETRI J. 30 [3] (2008) 451.
• [5] M. B. Bevan: IEEE J. Solid-State Circuits 34 [3] (1999) 380.

タイトルに関連する用語 (7件)： 受信機 ,  動的再構成 ,  最適化 ,  低出力 ,  FFT ,  アーキテクチャ ,  設計