文献

J-GLOBAL ID：201402240316698657   整理番号：14A0272784

SATベースの自動調整作用とLUT挿入のある組合せ回路のデバッギング

SAT-based Automatic Rectification and Debugging of Combinational Circuits with LUT Insertions

著者 (4件)： JO Satoshi (Dep. of Electrical Engineering and Information Systems, The Univ. of Tokyo) ,  MATSUMOTO Takeshi (VLSI Design and Education Center, The Univ. of Tokyo) ,  FUJITA Masahiro (VLSI Design and Education Center, The Univ. of Tokyo) ,  FUJITA Masahiro (CREST, JST)
資料名： IPSJ Transactions on System LSI Design Methodology (Web)  (IPSJ Transactions on System LSI Design Methodology (Web))
巻： 7  ページ： 46-55 (J-STAGE)  発行年： 2014年 
JST資料番号： U0110A  ISSN： 1882-6687  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 数ゲートをルックアップテーブル(LUT)と交換することによる回路の部分プログラミング可能性の導入は,ポストシリコンやインフィールド調整とデバッギング改善のための効果的な方法である。回路修正可能なLUT形態の発見はQBF問題として系統立てできるが,最先端のQBFソルバによる解決は大規模回路と多くのLUTを使った困難な問題である。本論文では,繰返し適用ブーリアンSATソルバによるLUT内蔵組合せ回路の調整法とデバッギング法を述べた。提案方法は,まずSATソルバによる回路修正が可能なLUT形態の候補を見出し,それからLUT内蔵回路とその仕様との等価性をチェックする事により候補の正当性をチェックした。これはSAT問題として解決できるが,効率改善の為に商業的等価性チェッカーを導入した。もしチェック結果が「等価でない」時は,非等価を表す入力パターンを加え,この追加パターンで再度チェックを繰り返した。ISCAS’85ベンチマーク回路とOpen RISC 1200マイクロプロセッサ設計の実験結果を通して,提案方法では,QBFソルバでは解決できなかった,多くのLUTのある大規模回路のためのLUT形態を即座に見出すことができた。(翻訳著者抄録)

シソーラス用語： *自動制御 ,  *ルックアップテーブル ,  *組合せ回路 ,  *デバッギング ,  Boole関数 ,  応用プログラム ,  等価性 ,  RISCマシン
準シソーラス用語： QBF【量的Boolean】 ,  *SAT【充足可能性問題】 ,  ソルバ

分類 (1件)： その他の電子回路  (NC05090X)

タイトルに関連する用語 (5件)： SAT ,  自動調整 ,  LUT ,  組合せ回路 ,  デバッギング