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J-GLOBAL ID：201402253752266988   整理番号：14A0618772

ナノメータテクノロジーの複数入力ゲート用のオーバーシュート効果の効果的モデル

An Effective Model of the Overshooting Effect for Multiple-Input Gates in Nanometer Technologies

著者 (5件)： DING Li (Graduate School of Information, Production and Systems, Waseda Univ.) ,  HUANG Zhangcai (Graduate School of Information, Production and Systems, Waseda Univ.) ,  KUROKAWA Atsushi (Graduate School of Information, Production and Systems, Waseda Univ.) ,  WANG Jing (Graduate School of Information, Production and Systems, Waseda Univ.) ,  INOUE Yasuaki (Graduate School of Information, Production and Systems, Waseda Univ.)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web))
巻： E97.A  号： 5  ページ： 1059-1074 (J-STAGE)  発行年： 2014年 
JST資料番号： U0466A  ISSN： 1745-1337  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： ナノメータ制度へのCMOS技術のスケーリングで,オーバーシュート効果が増々目立ってきてそしてゲート遅延および電力消費に重大な影響を持った。最近,研究者はインバータ用のオーバーシュート効果モデルを既に提案した。しかしながら,複数入力ゲート用の正確なオーバーシュート効果モデルは殆ど提供されずそしてインバータへの複数入力ゲートを減らすための既存の技術は,複数入力ゲート用のオーバーシュート効果をモデル化した時役立たなかった。それ故,複数入力ゲート用のオーバーシュート効果のモリングを本稿で提案した。最初,式に基づくモデルを2入力NORゲートのオーバーシュート時間について述べた。それから,より複雑な方法を,3入力NORゲートおよび他の複数入力ゲートのオーバーシュート時間を計算するため提供した。提案したモデルを,CMOS32nmのPTMモデルを用いたSPICEシミュレーション結果と比較し,3.4%の誤差範囲内で,良い一致を持つことを証明した。(翻訳著者抄録)

シソーラス用語： *オーバシュート ,  *ナノテクノロジー ,  *モデリング ,  電子技術 ,  遅延特性 ,  電力消費 ,  インバータ ,  ゲート【半導体】 ,  パルス変調 ,  SPICEプログラム
準シソーラス用語： CMOS技術 ,  NORゲート ,  PTM【信号】 ,  ゲート遅延

分類 (2件)： 固体デバイス製造技術一般  (NC03030V) ,  論理回路  (NC05070B)

引用文献 (22件)：

• [1] Z. Huang, A. Kurokawa, Y. Yang, H. Yu, and Y. Inoue, “Modeling the influence of input-to-output coupling capacitance on CMOS inverter delay,” IEICE Trans. Fundamentals, vol.E89-A, no.4, pp.840-846, April 2007.
• [2] Z. Huang, A. Kurokawa, M. Hashimoto, T. Sato, M. Jiang, and Y. Inoue, “Modeling the overshooting effect for CMOS inverter delay analysis in nanometer technologies,” IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst., vol.29, no.2, pp.250-260, Feb. 2010.
• [3] L. Ding, Z. Huang, M. Jiang, A. Kurokawa, and Y. Inoue, “Modeling the overshooting effect of multi-input gate in nanometer technologies,” MWSCAS2011, pp.1-4, Seoul, Aug. 2011.
• [4] L. Bisdounis, “Analytical modeling of overshooting effect in sub-100nm CMOS inverters,” J. Circuits, Systems, and Computers, vol.20, no.7, pp.1303-1321, Nov. 2011.
• [5] L.M. Brocco, S.P. McCormick, and J. Allen, “Macromodeling CMOS circuits for timing simulation,” IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst., vol.7, no.12, pp.1237-1249, Dec. 1988.

タイトルに関連する用語 (4件)： ナノメータテクノロジー ,  ゲート ,  シュート ,  モデル