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J-GLOBAL ID：201402257610639693   整理番号：14A0850316

低減誤り一定訂正打切り乗算器

Reduced-error constant correction truncated multiplier

著者 (3件)： WANG Dong (Inst. of Information Sci., Beijing Jiaotong Univ.) ,  CAO Peng (National ASIC System Engineering Technol. Res. Center, Southeast Univ.) ,  XIAO Yang (Inst. of Information Sci., Beijing Jiaotong Univ.)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 11  号： 13  ページ： 20140481-20140481 (J-STAGE)  発行年： 2014年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 一定訂正打切り乗算器は部分積の最も重要なビットのみを計算することでハードウェアコストおよび電力散逸を最小化できるが,伝統的方式は大きな打切り誤差をもたらし,ターゲットアプリケーション精度を劣化させる。本短報では,このような打切り誤差をかなり低減できる改良型方式を提案する。本提案の方式は,確率伝搬公式群を用いて入力オペランドおよび積ビットの発生確率を計数することで正確な補償定数を推定する。本提案の打切り乗算器をVerilog RTLでコード化し,65nm標準セル技術で実現し,画像圧縮および色空間変換応用に適用する。これらの二つの応用において,本方式は最先端の打切り方式よりも平均ピーク信号対雑音比(PSNR)をそれぞれ4.09dBおよび2.31dB改善したことを実験結果で示す。同じ打切り誤差範囲を望むならば,本提案の方式は回路面積を約5.8%節約できる。(翻訳著者抄録)

シソーラス用語： 打切 ,  *乗算器 ,  *ディジタル信号プロセッサ ,  *信号処理 ,  誤り訂正 ,  散逸 ,  電気損失 ,  VHDL ,  画像圧縮 ,  色空間 ,  変換 ,  *SN比 ,  *回路設計 ,  面積 ,  *演算 ,  誤差 ,  確率推論 ,  *CMOS構造 ,  確率 ,  DCT【変換】 ,  逆変換
準シソーラス用語： ディジタル信号処理 ,  電力散逸 ,  確率伝搬法 ,  Verilog ,  RTL ,  色空間変換 ,  PSNR ,  回路面積 ,  打ち切り誤差 ,  生起確率 ,  IDCT【変換】

分類 (2件)： 論理回路  (NC05070B) ,  半導体集積回路  (NC03162T)

引用文献 (10件)：

• [1] H. J. Ko and S. F. Hsiao: IEEE Trans. Circuits Syst. II 58 (2011) 304. DOI:10.1109/TCSII.2011.2148970
• [2] M. J. Schulte and E. E. Swartzlander: Proc. IEEE Workshop VLSI Signal Process. (1993) 388.
• [3] C. H. Chang and R. K. Satzoda: IEEE Trans. VLSI Syst. 18 (2010) 1767. DOI:10.1109/TVLSI.2009.2027327
• [4] E. J. King and E. E. Swartzlander: Proc. Asilomar Conference on Signals, Systems & Computers (1997) 1178. DOI:10.1109/ACSSC.1997.679090
• [5] M. G. Solaz, W. Han and R. Conway: IEEE Trans. Circuits Syst. I 59 (2012) 2555. DOI:10.1109/TCSI.2012.2189059

タイトルに関連する用語 (4件)： 誤り ,  訂正 ,  打切り ,  乗算器