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J-GLOBAL ID：201402279820200388   整理番号：13A1724634

再構成可能な連続AES暗号化と復号化回路設計

Reconfigurable serial AES encryption and decryption circuit design

著者 (2件)： Xie Huimin (Dep. of Electronic Engineering, Xiamen Univ., Fujian, Xiamen) ,  Guo Donghui (Dep. of Electronic Engineering, Xiamen University; Fujian IC R&D Engineering Center, Fujian, Xiamen)
資料名： Jisuanji Yingyong  (Jisuanji Yingyong)
巻： 33  号： 2  ページ： 450-454,459  発行年： 2013年 
JST資料番号： C2535A  ISSN： 1001-9081  CODEN： JYIIDU  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： フィールドプログラマブルゲートアレイ(FPGA)に関する高度暗号化規格(AES)アルゴリズムのハードウェア資源の効率を改善するために,128/192/256ビットキー選択で暗号化と復号化の両方を実施できた連続AES回路の実装法を提案する。設計は合成体変換におけるバイト乗算逆変換を計算して,MixColumnとInvMixColumn回路を統合して,3種類の鍵展開アルゴリズムを同時に融合した。設計はXilinx FPGA Virtex-Vに実装して,ハードウェア資源の消費は1871スライス,4ブロックRAMであった。結果は,最大周波数が173.904MHzであるが,スループットが128/192/256ビットキー長さにおいて最大2119/1780/1534Mb s(-1)であることを示す。設計は,ハイスループット/ハードウェア資源比率を達成して,ギガビットEthernetに適用できる。Data from the ScienceChina, LCAS. Translated by JST

シソーラス用語： 復号化 ,  *回路設計 ,  可能性 ,  公開鍵暗号 ,  国家規格 ,  FPGA ,  Ethernet ,  スループット ,  アルゴリズム ,  ハードウェア
準シソーラス用語： 再構成可能 ,  AES暗号 ,  フィールドプログラマブルゲートアレイ ,  ギガビットイーサネット ,  ハイスループット

分類 (1件)： 計算機網  (JC03000K)

タイトルに関連する用語 (4件)： 再構成 ,  AES暗号 ,  復号化回路 ,  設計