文献
J-GLOBAL ID：201402281986455478
整理番号：14A1154292
TSV型三次元SoC用の再構成テストアーキテクチャ最適化
Reconfigured test architecture optimization for TSV-based three-dimensional SoCs
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著者 (3件)：
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資料名：
巻：
11
号：
16
ページ：
20140661-20140661 (J-STAGE)
発行年：
2014年
JST資料番号：
U0039A
ISSN：
1349-2543
資料種別：
逐次刊行物 (A)
記事区分：
原著論文
発行国：
日本 (JPN)
言語：
英語 (EN)
抄録/ポイント：
抄録/ポイント
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三次元(3D)SoC技術はMooreの法則を拡張する有力な手法として浮上している。3D集積化のテストアーキテクチャ設計および最適化の管理は重要な問題である。本文では,3D SoCの歩留りを保証するプリボンドテスト時間およびKnown-Good Stack(KGS)テストを最小化する新しい方式を含めて,3D SoCの再構成テストアーキテクチャ最適化を提案する。ITC′02 SoCベンチマーク回路に関する実験結果により,この方式は,1ベースライン解法と比較して総テスト時間が平均で約23%低減し,最大でほぼ30%低減することを示す。(翻訳著者抄録)
シソーラス用語：
シソーラス用語/準シソーラス用語
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分類 (1件)：
分類
JSTが定めた文献の分類名称とコードです
集積回路一般
引用文献 (9件)：
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[1] X. Yuan, L. Gabriel, B. Bryan and B. Kerry: ACM J. Emerging Technol. Comput. Syst. 2 (2006) 65. DOI:10.1145/1148015.1148016
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[2] D. Sergej, K. Brion, C. Vivek, M. Subhasish, S. Navdeep, G. S. Kumar, Ch. J. Jan, M. Ashok, L. Frank and M. E. Jan: IEEE ITC Dig. (2012) 1.
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[3] Z. Yervant, M. E. Jan and D. Sujit: IEEE ITC Dig. (1998) 130. DOI:10.1109/TEST.1998.743146
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[4] D. L. Lewis, S. Panth, X. Zhao, S. K. Lim and H.-H. S. Lee: IEEE ICCD Dig. (2011) 90. DOI:10.1109/ICCD.2011.6081381
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[5] Teradyne Technologies: Advanced Digital with Silicon Germanium Technology (2006) http://www.teradyne.com/.
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