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J-GLOBAL ID：201402297533966220   整理番号：13A1955882

順序回路におけるソフトエラー伝播解析のための効率的故障シミュレーションアルゴリズム

Efficient Fault Simulation Algorithms for Analyzing Soft Error Propagation in Sequential Circuits

著者 (3件)： TAKATA Taiga (Cadence Design Systems) ,  YOSHIMURA Masayoshi (Dep. of Advanced Information Technol., Graduate School of Information Sci. and Electrical Engineering, Kyushu Univ.) ,  MATSUNAGA Yusuke (Dep. of Advanced Information Technol., Graduate School of Information Sci. and Electrical Engineering, Kyushu Univ.)
資料名： IPSJ Transactions on System LSI Design Methodology (Web)  (IPSJ Transactions on System LSI Design Methodology (Web))
巻： 6  ページ： 127-134 (J-STAGE)  発行年： 2013年 
JST資料番号： U0110A  ISSN： 1882-6687  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本稿は順序回路におけるソフトエラー伝播解析のための故障シミュレーションの2つの加速技術について報告する。1つは厳密手法であり,他方は発見的手法である。これらの技術は回路の論理機能がどのように評価されるかには無関係なので,それらはイベントドリブンシミュレーション,シングルパターン故障伝播(SPPFP)のような,回路の論理機能の評価を加速する他の技術と組み合わせることが出来る。実験結果は厳密手法を適用することにより,イベントドリブンシミュレーションやSPPFPを備えた故障シミュレータを30-143倍速くすることを示している。厳密手法を備えた故障シミュレータはいくつかの大規模回路において4.6時間あるいはそれ以内で終了したが,それに対して厳密手法を備えていない故障シミュレータはそのような回路について72時間でも終了することは出来なかった。さらに,発見的手法を適用することにより,厳密手法を備えた故障シミュレータをたった0.5-2.2%の誤差で約7-17倍早くした。(翻訳著者抄録)

シソーラス用語： 計算機シミュレーション ,  *故障診断 ,  *アルゴリズム ,  *効率 ,  厳密解 ,  発見的方法 ,  加速 ,  順序回路 ,  ソフトエラー ,  伝搬 ,  発見的アルゴリズム ,  計算機利用 ,  利用
準シソーラス用語： 厳密アルゴリズム ,  *故障シミュレーション ,  *効率的アルゴリズム ,  伝播

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (9件)：

• [1] von Neuman, J.: Probablistic Logics and Synthesis of Reliable Organisms from Unreliable Components, Automatic Studies, Shannon, C. and McCarthy, J. (Eds.), pp.43-98, Princeton University Press (1956).
• [2] Cheng, W.-T. and Yu, M.-L.: Differential Fault Simulation — a Fast Method using Minimal Memory, Proc. 26th Design Automation Conference, pp.424-428 (1989).
• [3] Alexandrescu, D. and Costenaro, E.: Towards Optimized Functional Evaluation of SEE-Induced Failures in Complex Designs, Proc. 18th IEEE International On-Line Testing Symposium, pp.182-187 (2012).
• [4] Yoshimura, M., Akamine, Y. and Matsunaga, Y.: A Soft Error Tolerance Estimation Method for Sequential Circuits, Proc. IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, pp.268-276 (2011).
• [5] Miskov-Zivanov, N. and Marculescu, D.: MARS-C: Modeling and Reduction of Soft Errors in Combinational Circuits, Proc. 43rd ACM/IEEE Design Automation Conference, pp.767-772 (2006).

タイトルに関連する用語 (6件)： 順序回路 ,  ソフトエラー ,  伝播 ,  解析 ,  故障シミュレーション ,  アルゴリズム