特許

J-GLOBAL ID：201403000303585961

D級増幅回路及びD級増幅方法

発明者： 土屋 裕利
出願人/特許権者： ヤマハ株式会社
代理人 (3件)： 大林 章 ,  矢代 仁 ,  高橋 太朗
公報種別：公開公報
出願番号（国際出願番号）：特願2012-149195
公開番号（公開出願番号）：特開2014-011763
出願日： 2012年07月03日
公開日（公表日）： 2014年01月20日
要約：

【課題】D級増幅回路の無信号時の出力パルスのパルス幅を狭くする。【解決手段】D級増幅回路1Aは、第1疑似パルスPp及び第2疑似パルスPmを発生するパルス発生回路10A、第1入力信号Inp及び第2入力信号Inmを積分して第1積分信号Intom及び第2積分信号Intopを出力する積分回路20A、第1積分信号Intom、第2積分信号Intop、三角波信号Triに基づいて第1入力信号Inp及び第2入力信号Inmをパルス幅変調した第1パルスP1及び第2パルスP2を出力するPWM回路30、第1パルスP1及び第2パルスP2を増幅して第1出力パルスOutp及び第2出力パルスOutmを外部負荷でスピーカSPに供給する駆動回路40を備える。【選択図】図1

請求項（抜粋）：

差動形式の第1入力信号及び第2入力信号をパルス幅変調して差動形式の第1出力パルス及び第2出力パルスを生成するD級増幅回路であって、 第1疑似パルス及び第2疑似パルスを発生するパルス発生手段と、 前記第1入力信号、前記第1疑似パルス、及び前記第1出力パルスを合成して積分し第1積分信号を生成するとともに、前記第2入力信号、前記第2疑似パルス、及び前記第2出力パルスを合成して積分し第2積分信号を生成する積分手段と、 前記第1積分信号を三角波信号と比較して、前記第1入力信号をパルス幅変調した第1信号を生成するとともに、前記第2積分信号を前記三角波信号と比較して、前記第2入力信号をパルス幅変調した第2信号を生成するパルス幅変調手段と、 前記第2信号を遅延させて遅延第2信号を生成する遅延手段と、 前記第1信号および前記遅延第2信号に基づいて、前記第1出力パルス及び前記第2出力パルスを生成する出力パルス生成手段とを備え、 前記パルス発生手段は、 前記第1出力パルスがアクティブとなる期間の一部においてアクティブとなるように前記第1疑似パルスを発生し、前記第2出力パルスがアクティブとなる期間の一部においてアクティブとなるように前記第2疑似パルスを発生する、 ことを特徴とするD級増幅回路。

IPC (1件)：

H03F 3/217

FI (1件)：

H03F3/217

Fターム (23件)：

5J500AA02 ,  5J500AA16 ,  5J500AA27 ,  5J500AA41 ,  5J500AA66 ,  5J500AC22 ,  5J500AC27 ,  5J500AC36 ,  5J500AF20 ,  5J500AH25 ,  5J500AH29 ,  5J500AH39 ,  5J500AK01 ,  5J500AK15 ,  5J500AK31 ,  5J500AK42 ,  5J500AK53 ,  5J500AK62 ,  5J500AM09 ,  5J500AM13 ,  5J500AS05 ,  5J500AT01 ,  5J500WU02