特許

J-GLOBAL ID：201403000682115780

半導体集積回路のレイアウト設計検証方法

発明者： 太田 輝彦
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 特許業務法人 サトー国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2013-009216
公開番号（公開出願番号）：特開2014-142694
出願日： 2013年01月22日
公開日（公表日）： 2014年08月07日
要約：

【課題】設計対象外である不要なデータの存在を、エラーとして検出できる半導体集積回路のレイアウト設計検証方法を提供する。【解決手段】半導体集積回路のレイアウト設計に使用する複数のレイヤについて、設計上での配置関係を示す定義ファイルを作成し(S2)、その定義ファイルに基づいて、レイアウト設計後の各レイヤと間の配置関係を評価し(S5)、定義ファイルに反する設計部分を検出すると当該設計部分をエラーとして出力する(S7)。【選択図】図1

請求項（抜粋）：

半導体集積回路のレイアウト設計に使用する複数のレイヤについて、設計上での配置関係を示す定義ファイル(20)を作成し(S2)、 前記定義ファイルに基づいて、レイアウト設計後の各レイヤと間の配置関係を評価し(S4)、前記定義ファイルに反する設計部分を検出すると、当該設計部分をエラーとして出力する(S7)ことを特徴とする半導体集積回路のレイアウト設計検証方法。

IPC (2件)：

G06F 17/50 ,  H01L 21/82

FI (2件)：

G06F17/50 666C ,  H01L21/82 T

Fターム (9件)：

5B046AA08 ,  5B046BA04 ,  5B046GA01 ,  5B046JA02 ,  5F064DD02 ,  5F064DD26 ,  5F064HH06 ,  5F064HH10 ,  5F064HH11