特許
J-GLOBAL ID：201403001381211020
半導体装置
発明者：
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出願人/特許権者：
代理人 (7件)：
藤原 康高
, 野木 新治
, 高橋 拓也
, 黒田 久美子
, 熊谷 靖
, 大西 邦幸
, 石川 隆史
公報種別：公開公報
出願番号（国際出願番号）：特願2012-249776
公開番号（公開出願番号）：特開2014-099484
出願日： 2012年11月13日
公開日（公表日）： 2014年05月29日
要約：
【課題】 本発明が解決しようとする課題は、破壊耐量を維持しながら、素子の微細化を可能にする半導体装置を提供することである。【解決手段】 実施形態の半導体装置は、第2面を有し、第1導電型の第1半導体層が設けられた半導体基板と、前記第2面に接続された第2電極と、前記第2面から前記前記第1半導体層まで達するように設けられた複数のトレンチと、前記トレンチ内に設けられた制御電極と、前記トレンチ内に設けられた第3電極と、前記第2電極と前記第3電極との間に位置し、前記トレンチ内に収納するように設けられた第2絶縁膜と、前記制御電極と前記第2電極との間に位置し、前記トレンチから突出するように設けられた第3絶縁膜とを有する。【選択図】図1
請求項（抜粋）：
第1面及び前記第1面に対向する第2面を有し、第1導電型の第1半導体層が設けられた半導体基板と、
前記第1面に設けられた第2導電型の第2半導体層と、
前記第2半導体層に接続された第1電極と、
前記第2面に設けられた第2導電型の第3半導体層と、
前記第3半導体層上に設けられた第2導電型の第4半導体層と、
前記第2面に選択的に設けられた第1導電型の第5半導体層と、
前記第2面に接続された第2電極と、
前記第2面から前記前記第1半導体層まで達するように設けられた複数のトレンチと、
前記トレンチ内に第1絶縁膜を介して設けられた制御電極と、
前記第2電極と電気的に接続され、前記トレンチ内に第1絶縁膜を介して設けられた第3電極と、
前記第2電極と前記第3電極との間に位置し、前記トレンチ内に収納するように設けられた第2絶縁膜と、
前記制御電極と前記第2電極との間に位置し、前記トレンチから突出するように設けられた第3絶縁膜と、
を有する半導体装置。
IPC (3件)：
H01L 21/336
, H01L 29/78
, H01L 29/739
H01L29/78 658J
, H01L29/78 652M
, H01L29/78 655A
, H01L29/78 653C
