信号処理回路、レゾルバデジタルコンバータ、およびマルチパスネステッドミラー増幅回路

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出願人/特許権者：
代理人 (1件)：特許業務法人深見特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2013-103150
公開番号（公開出願番号）：特開2014-225742
出願日： 2013年05月15日
公開日（公表日）： 2014年12月04日
要約：

【課題】チョッパアンプの出力を加算処理して、オフセット電圧を除去した信号を生成する場合、その加算処理を行う回路に起因するオフセット電圧が、さらに重畳する。【解決手段】信号処理回路(1)は、差動入力信号(Vsp(t)/Vsm(t))を増幅する差動増幅回路(AMP1)を有するチョッパアンプ(1A)と、チョッパアンプが生成するチョッパ出力信号(Vsub(t))を加算して、加算信号(Vfil(t))を生成する加算回路(1B)と、を備える。差動増幅回路に入力される差動信号は、制御クロック(CLK1)の第1位相期間および第2位相期間毎に入れ替えられ、加算回路は、第1位相期間および第2位相期間におけるチョッパ出力信号を加算して、加算信号を生成する。【選択図】図1

請求項（抜粋）：

信号処理回路であって、差動入力信号を増幅してチョッパ出力信号を生成するチョッパアンプと、前記チョッパ出力信号を加算して、加算信号を生成する加算回路と、を備え、前記チョッパアンプは、前記差動入力信号を増幅する差動増幅回路を有し、前記差動増幅回路に入力される前記差動入力信号は、制御クロックの第1位相期間および第2位相期間毎に入れ替えられ、前記チョッパアンプは、前記差動増幅回路の出力に基づき、前記第1位相期間および前記第2位相期間において、それぞれ、正転のオフセット電圧および反転のオフセット電圧が重畳する前記チョッパ出力信号を生成し、前記加算回路は、前記第1位相期間および前記第2位相期間における前記チョッパ出力信号を加算して前記加算信号を生成する、信号処理回路。

IPC (3件)：

H03F 3/38 , H03F 3/34 , G01D 5/20

FI (3件)：

H03F3/38 , H03F3/34 A , G01D5/20 Q

Fターム (31件)：

2F077TT38 , 2F077TT42 , 2F077UU20 , 5J500AA01 , 5J500AA25 , 5J500AA26 , 5J500AC13 , 5J500AC41 , 5J500AF09 , 5J500AF17 , 5J500AF18 , 5J500AH10 , 5J500AH25 , 5J500AH29 , 5J500AH39 , 5J500AK02 , 5J500AK09 , 5J500AK26 , 5J500AK34 , 5J500AK53 , 5J500AK55 , 5J500AK56 , 5J500AM13 , 5J500AM17 , 5J500AT01 , 5J500MU04 , 5J500MU05 , 5J500MV06 , 5J500MV09 , 5J500MV11 , 5J500MV18

引用特許：

出願人引用 (4件)

特開昭58-081315
DC/DCコンバータ、及びプログラム
公報種別：公開公報出願番号：特願2004-031311 出願人：本田技研工業株式会社
DC/DCコンバータおよび液晶用電源装置
公報種別：公開公報出願番号：特願2001-030896 出願人：セイコーエプソン株式会社

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審査官引用 (2件)

特開昭58-081315
特開昭58-081315

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