特許

J-GLOBAL ID：201403003389279212

半導体装置

発明者： 柴田 佳世子
出願人/特許権者： ピーエスフォー ルクスコ エスエイアールエル
代理人 (4件)： 鷲頭 光宏 ,  緒方 和文 ,  黒瀬 泰之 ,  三谷 拓也
公報種別：公開公報
出願番号（国際出願番号）：特願2013-118868
公開番号（公開出願番号）：特開2014-236186
出願日： 2013年06月05日
公開日（公表日）： 2014年12月15日
要約：

【課題】積層型の半導体装置における信号線の救済と伝送速度のバランスを最適化する。【解決手段】インタフェースチップIFは、複数のドライバ回路30を含む。各コアチップCCは、複数のレシーバ回路40を含む。インタフェースチップIFと複数のコアチップCCは貫通電極TSVにより接続される。第1のドライバ回路30は、第1のTSVを介して第2のレシーバ回路40と接続される。第2のドライバ回路30は、第2のTSVを介して第2のレシーバ回路40と接続される。各種信号のうち、信号F1は、第1および第2のドライバ回路30双方に入力され、第1および第2のレシーバ回路40の双方から出力される。【選択図】図2

請求項（抜粋）：

第1および第2のドライバ回路を含む複数のドライバ回路を有する第1の半導体チップと、 第1および第2のレシーバ回路を含む複数のレシーバ回路を有する第2の半導体チップと、 前記第1の半導体チップと前記第2の半導体チップを接続する複数の貫通電極と、を備え、 前記第1のドライバ回路は、第1の貫通電極を介して前記第1のレシーバ回路と接続され、 前記第2のドライバ回路は、第2の貫通電極を介して前記第2のレシーバ回路と接続され、 前記第1の半導体チップから前記第2の半導体チップに送信される第1の信号は、前記第1および第2のドライバ回路の双方に入力され、前記第1および第2のレシーバ回路の双方から出力されることを特徴とする半導体装置。

IPC (4件)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  G11C 5/00

FI (2件)：

H01L25/08 Z ,  G11C5/00 303Z