特許

J-GLOBAL ID：201403004916637250

半導体装置の製造方法

発明者： 北村 英次
出願人/特許権者： ピーエスフォー ルクスコ エスエイアールエル
代理人 (1件)： 特許業務法人深見特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2013-076403
公開番号（公開出願番号）：特開2014-203857
出願日： 2013年04月01日
公開日（公表日）： 2014年10月27日
要約：

【課題】メモリセルと周辺回路用トランジスタとを有する半導体装置において、前記メモリセルと前記周辺回路用トランジスタの高さが異なり、前記メモリセル及び前記周辺回路用トランジスタを覆う層間絶縁膜に大きな段差が生じた場合であっても、前記層間絶縁膜でのスクラッチ発生及び前記層間絶縁膜上に形成する金属配線間のショート発生を防止し得る前記半導体装置の製造方法を提供する。【解決手段】半導体基板をメモリセル領域と周辺回路領域に区分した後、前記メモリセル領域にメモリセルを形成するとともに前記周辺回路領域に周辺回路用トランジスタを形成する工程と、前記メモリセル及び前記周辺回路用トランジスタの上に高密度プラズマCVD法により第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜をCMPで研磨して平坦化する工程と、を備える。【選択図】図18

請求項（抜粋）：

半導体基板をメモリセル領域と周辺回路領域に区分した後、前記メモリセル領域にメモリセルを形成するとともに前記周辺回路領域に周辺回路用トランジスタを形成する工程と、 前記メモリセル及び前記周辺回路用トランジスタの上に高密度プラズマCVD法により第1層間絶縁膜を形成する工程と、 前記第1層間絶縁膜を化学機械研磨で研磨して平坦化する工程と、 を備えることを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 27/108 ,  H01L 21/824

FI (3件)：

H01L27/10 681F ,  H01L27/10 621C ,  H01L27/10 671A

Fターム (22件)：

5F083AD03 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083GA11 ,  5F083GA27 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083PR09 ,  5F083PR21 ,  5F083PR39 ,  5F083PR40 ,  5F083PR42 ,  5F083PR53 ,  5F083ZA01