特許
J-GLOBAL ID：201403005334198844
情報処理装置及び回路設計データの検証処理方法
発明者：
出願人/特許権者：
代理人 (1件)：
根本 恵司
公報種別：公開公報
出願番号（国際出願番号）：特願2013-004005
公開番号（公開出願番号）：特開2014-135031
出願日： 2013年01月11日
公開日（公表日）： 2014年07月24日
要約：
【課題】本発明は、仕様書やHDL記述等から抽出したパラメータデータを用いて検証パターンの設定値を検証することで、従来に比べて検証時間の短縮及びLSIのバグの低減を実現することにある。【解決手段】情報処理装置は、集積回路に関する機能仕様1に基づいて機能回路モデルを作成するモデル作成部6と、検証仕様5に基づいて検証パターンを作成するとともに作成された検証パターンに基づいて機能回路モデルを検証する検証パターン作成部4と、機能仕様1に基づいてパラメータデータを抽出するパラメータ抽出部2と、パラメータ抽出部2において抽出されたパラメータデータに基づいて検証パターンを検証する検証パターン検証部3とを備えている。【選択図】図1
請求項（抜粋）：
集積回路に関する機能仕様に基づいて機能回路モデルを作成するモデル作成部と、検証仕様に基づいて検証パターンを作成するとともに作成された当該検証パターンに基づいて前記機能回路モデルを検証する検証パターン作成部と、前記機能仕様に基づいてパラメータデータを抽出するパラメータ抽出部と、前記パラメータ抽出部において抽出された前記パラメータデータに基づいて前記検証パターンを検証する検証パターン検証部とを備えている情報処理装置。
IPC (1件)：
FI (2件)：
G06F17/50 664A
, G06F17/50 670Z
