特許

J-GLOBAL ID：201403009455591441

ノイズ検出回路および半導体装置

発明者： 入野 仁
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2012-162060
公開番号（公開出願番号）：特開2014-023066
出願日： 2012年07月20日
公開日（公表日）： 2014年02月03日
要約：

【課題】データ信号にノイズが混入した場合を正しく検出できるようにすること。【解決手段】ノイズ検出回路は、データ信号およびクロック信号を受信し、クロック信号のエッジに同期してデータ信号をラッチする第1ラッチ回路と、データ信号を遅延させて遅延データ信号として出力するか、または、クロック信号を遅延させて遅延クロック信号として出力する遅延回路と、遅延データ信号およびクロック信号を受信し、クロック信号のエッジに同期して遅延データ信号をラッチするか、または、データ信号および遅延クロック信号を受信し、遅延クロック信号のエッジに同期してデータ信号をラッチする第2ラッチ回路と、第1ラッチ回路の出力信号と第2ラッチ回路の出力信号とを比較して、両者が一致するかどうかを示す比較結果信号を出力する比較回路と、比較結果信号が一定であるかどうかを判定する判定回路とを備える。【選択図】図1

請求項（抜粋）：

データ信号およびクロック信号を受信し、前記クロック信号のエッジに同期して前記データ信号をラッチする第1ラッチ回路と、 前記データ信号を遅延させて遅延データ信号として出力するか、または、前記クロック信号を遅延させて遅延クロック信号として出力する遅延回路と、 前記クロック信号のエッジに同期して前記遅延データ信号をラッチするか、または、前記遅延クロック信号のエッジに同期して前記データ信号をラッチする第2ラッチ回路と、 前記第1ラッチ回路の出力信号と前記第2ラッチ回路の出力信号とを比較して、両者が一致するかどうかを示す比較結果信号を出力する比較回路と、 前記比較結果信号が一定であるかどうかを判定する判定回路と、を備える、ノイズ検出回路。

IPC (2件)：

H04L 25/08 ,  H03K 5/153

FI (2件)：

H04L25/08 Z ,  H03K5/153 W

Fターム (13件)：

5J039FF02 ,  5J039KK00 ,  5J039KK09 ,  5J039KK11 ,  5J039KK13 ,  5J039KK20 ,  5J039MM09 ,  5J039MM16 ,  5K029AA02 ,  5K029HH13 ,  5K029HH16 ,  5K029HH30 ,  5K029KK28